基于賽靈思Zynq SoC的完整60GHz雙向數(shù)據(jù)通信方案可提供小蜂窩回程市場所需的性能和靈活性。

全球蜂窩網(wǎng)絡上對數(shù)據(jù)不斷增長的需求迫使運營商想方設法在2030年前將容量提升5,000倍 [1]。要實現(xiàn)這一目標，需要將信道性能提升5倍，頻譜分配提高20倍，蜂窩基站數(shù)量增加50倍。

許多此類新型蜂窩網(wǎng)絡都將布置在室內(nèi)，因為這里是流量的主要來源，而光纖則是將流量回傳到網(wǎng)絡的優(yōu)先選擇。但還有許多戶外場合無法連接光纖或光纖連接成本過高，對于這種情況而言，無線回程是最可行的替代方案。

現(xiàn)可使用5GHz的免費頻段，而且無需提供視距路徑。但是，該帶寬有限且由于流量和天線方向圖大，無疑會受到該帶寬其他用戶的干擾。

對準備用于滿足容量需求的數(shù)以千計的戶外蜂窩而言，60GHz的通信鏈路正在穩(wěn)步興起，將成為提供此類回程鏈路的有力競爭者。該頻段也屬于免費頻段，但與6GHz以下的頻段不同，它包含高達9GHz的可用帶寬。此外，高頻支持使用很窄的天線方向圖，這樣可在一定程度上提高抗干擾性。

由賽靈思和訊泰微波(Hittite Microwave，現(xiàn)屬美國模擬器件公司(ADI)的子公司)共同開發(fā)的完整60GHz雙向數(shù)據(jù)通信鏈路具有出色的性能和靈活性，能夠滿足小蜂窩回程市場的要求(圖1)。賽靈思負責開發(fā)該平臺的數(shù)字調(diào)制解調(diào)器部分，而AD公司則負責開發(fā)毫米波射頻部分。

如圖1所示，創(chuàng)建該鏈路需要兩個節(jié)點。每個節(jié)點包含一個發(fā)送器(配備一個調(diào)制器)及其相關的模擬發(fā)射鏈和一個接收器(配備一個解調(diào)器)及其相關的模擬接收鏈。

調(diào)制解調(diào)器卡與模擬和分立器件相集成。其包含振蕩器(DPLL模塊)，可確保頻率綜合的精度，并且所有的數(shù)字功能均在FPGA或SoC中執(zhí)行。這種單載波調(diào)制解調(diào)器內(nèi)核可支持從QPSK到256QAM的調(diào)制，信道帶寬高達500MHz，能夠?qū)崿F(xiàn)高達3.5Gbps的數(shù)據(jù)率。該調(diào)制解調(diào)器還可同時支持頻分雙工(FDD)和時分雙工(TDD)傳輸方式。

穩(wěn)健可靠的調(diào)制解調(diào)器設計方法能降低本地振蕩器的相位噪聲影響，而采用功能強大的LDPC編碼技術可改善性能和鏈路預算。

毫米波調(diào)制解調(diào)器

賽靈思毫米波調(diào)制解調(diào)器解決方案可幫助基礎架構廠商為其無線回程網(wǎng)絡開發(fā)成本優(yōu)化的高度靈活的可定制鏈路。該解決方案主要面向賽靈思Zynq®7000全可編程SoC或Kintex®-7 FPGA器件，兩者均屬于賽靈思“領先一代”的28nm產(chǎn)品系列。

賽靈思解決方案具有完全的自適應性，其功耗低，尺寸小，可用于部署室內(nèi)和全戶外點對點鏈路以及點到多點微波鏈路。與其芯片產(chǎn)品一樣，賽靈思的毫米波調(diào)制解調(diào)器解決方案發(fā)展路線圖也極具前瞻性，使運營商能夠獨特地部署可擴展的現(xiàn)場可升級的系統(tǒng)。

圖2進一步顯示了實現(xiàn)在Zynq SoC平臺上的數(shù)字調(diào)制解調(diào)器的細節(jié)。平臺的可擴展處理系統(tǒng)(PS)位于可編程邏輯(PL)旁邊，其內(nèi)置帶有集成式存儲器控制器和供外設使用的多標準I/O的雙ARM® Cortex™-A9內(nèi)核。

該片上系統(tǒng)(SoC)平臺高度靈活。在本案例中，其用來執(zhí)行各項數(shù)據(jù)和控制功能并實現(xiàn)硬件加速。圖2所示的是集成式毫米波調(diào)制解調(diào)器解決方案以及配套的PHY、控制器、系統(tǒng)接口和包處理器。 但是，用戶可以根據(jù)所需的架構插入、更新或移除不同的模塊。例如，用戶可以選擇實現(xiàn)XPIC組合器，這樣可以將該調(diào)制解調(diào)器與另一個調(diào)制解調(diào)器以交叉極化模式加以使用。該解決方案實現(xiàn)在PL中，使用串行解串器和I/O作為各個數(shù)據(jù)路徑的接口，比如調(diào)制解調(diào)器與包處理器之間的接口、包處理器和存儲器之間的接口、調(diào)制解調(diào)器彼此之間的接口或DAC/ADC的接口。

該賽靈思調(diào)制解調(diào)器IP核的一些其它重要特性還包括：通過自適應編碼和調(diào)制(ACM)功能實現(xiàn)的能夠保持鏈路連續(xù)工作的自動無損和無誤狀態(tài)切換、

圖1：完整雙向通信鏈路的高級方框圖

圖2：用于無線調(diào)制解調(diào)器應用的All Programmable SoC

可改善RF功率放大器效率和線性的自適應數(shù)字閉環(huán)預校正(DPD)、能夠保持時鐘同步的同步以太網(wǎng)(SyncE)以及Reed-Solomon或低密度奇偶校驗(LDPC)前向糾錯(FEC)?？筛鶕?jù)設計要求選擇FEC功能。LPDC FEC是無線回程應用的默認選擇，而對于去程等低時延應用而言，Reed-Solomon FEC則更加適合。

LDPC實現(xiàn)經(jīng)高度優(yōu)化，并利用FPGA的并行性可完成編碼器和解碼器的計算工作。結果可使SNR實現(xiàn)顯著改善。您可通過改變LDPC內(nèi)核的迭代數(shù)量來應用不同級別的并行性，進而優(yōu)化解碼器的尺寸和功耗。此外，您還可根據(jù)信道帶寬和吞吐量約束條件為解決方案建模。 該賽靈思調(diào)制解調(diào)器解決方案還配套提供強大的圖形用戶界面(GUI)，用于實現(xiàn)顯示和調(diào)試，并可提供信道帶寬選擇、調(diào)制方式選擇等高層功能和硬件寄存器設置等底層功能。為讓圖1所示的解決方案實現(xiàn)3.5Gbps的吞吐量，該調(diào)制解調(diào)器IP核需要以440MHz的時鐘速率運行。它將5個千兆位收發(fā)器(GT)用于連接接口，以支持ADC和DAC，并把另外一些GT用于10GbE有效載荷或CPRI接口。

毫米波收發(fā)器芯片組

2014年末，ADI推出了自己的第二代硅鍺(SiGe)60GHz芯片組，其針對小蜂窩回程應用進行了大幅改進和優(yōu)化。 HMC6300發(fā)送器芯片是一款完整的模擬基帶轉毫米波上變頻器。其采用以250MHz步進覆蓋57到66GHz的改進型低相位噪聲頻率綜合器，可支持至少64QAM的調(diào)制。輸出功率已經(jīng)提升到大約16dBm線性功率，同時集成式功率檢測器可監(jiān)測輸出功率，使其不超出法規(guī)限制水平。

該發(fā)送器芯片可提供對IF和RF增益的模擬或數(shù)字控制。在使用更高階調(diào)制的情況下，有時需要模擬增益控制，因為對幅度調(diào)制而言，離散增益改變可能會出錯，導致出現(xiàn)誤碼。通過使用內(nèi)置SPI接口可為數(shù)字增益控制提供支持。

對于需要在窄帶信道中進行甚至更高階調(diào)制的應用而言，可以向發(fā)送器中加入擁有更低相位噪聲的外部PLL/VCO，同時為內(nèi)部合成器加設旁路。圖3顯示的是HMC6300的方框圖。

圖3：HMC 6300 60GHz發(fā)送器IC方框圖

該發(fā)送器能支持高達1.8GHz的帶寬。選配的MSK調(diào)制器可實現(xiàn)速率高達1.8Gbps的低成本數(shù)據(jù)傳送，而無需使用高成本、高功耗的DAC。

HMC6301接收器芯片作為該器件的輔助器件，經(jīng)過類似的優(yōu)化能夠滿足小蜂窩回程的嚴苛要求。該接收器可將輸入P1dB大幅提升到-20dBm，并將IIP3顯著提升到-9dBm，從而處理短距鏈路，因為此時碟形天線的高增益會在接收器輸入端產(chǎn)生高信號電平。

其它特性包括：最大增益設置下低至6dB的噪聲因數(shù);可調(diào)低通和高通基帶濾波器;與發(fā)送器芯片中的新型綜合器相同，且能在57GHz到66GHz頻段支持64QAM調(diào)制的綜合器;對IF和RF增益的模擬控制或數(shù)字控制。

圖4顯示了HMC6301接收器芯片的方框圖。請注意，該接收器還包含一個AM檢測器，用以解調(diào)開關鍵控(OOK)等幅度調(diào)制。此外，其還可提供FM鑒頻器，用以解調(diào)簡單的FM或MSK調(diào)制。

圖4：HMC6301 60GHz接收器IC方框圖

這就是用于為QPSK恢復正交基帶輸出和解調(diào)更復雜的QAM調(diào)制的IQ解調(diào)器之外的附加功能。HMC6300發(fā)送器和HMC6301接收器兩者均將采用4x6mm BGA型晶圓級封裝。它們將分別命名為HMC6300BG46和 HMC6301BG46，并定于2015年初提供樣片。這些表面安裝的器件可實現(xiàn)射頻板的低成本制造。

圖5所示的是實例毫米波調(diào)制解調(diào)器和射頻系統(tǒng)的方框圖。除FPGA、調(diào)制解調(diào)器軟件和毫米波芯片組外，該設計還包含一些其它組件。這其中包括AD9234雙信道12位1Gsps ADC;AD1944四信道16位最高2.8Gsps發(fā)送器DAC;以及HMC7044超低抖動時鐘合成器(可支持ADC和DAC IC上使用的JESD204B串行數(shù)據(jù)接口)。

演示平臺

賽靈思和ADI共同創(chuàng)建了一款演示平臺實現(xiàn)方案，其采用位于賽靈思KC705開發(fā)板上的基于FPGA的調(diào)制解調(diào)器，配備包含ADC、DAC和時鐘芯片的業(yè)界標準FMC電路板，以及兩個射頻模塊評估板(圖6)。該演示平臺包括用于調(diào)制解調(diào)器控制和視覺顯示功能的筆記本電腦和用于復制典型毫米波鏈路路徑損耗的可變RF衰減器。

該賽靈思KC705開發(fā)板采用可運行WBM256調(diào)制解調(diào)器固件IP核的Kintex-7 XC7K325T-2FFG900C FPGA。開發(fā)板上的業(yè)界標準FMC夾層接插件可用于連接基帶板和毫米波射頻板。

毫米波模塊可迅速插入到基帶板上。模塊具備用于60GHz接口的MMPX接插件以及用于可選配外部本地振蕩器的SMA接插件。

該平臺包含在頻分雙工連接的每個方向?qū)?50MHz信道中演示高達1.1Gbps點對點回程連接所需的全部硬件和軟件。

圖5：使用賽靈思和ADI IC實現(xiàn)的實例參考設計

圖6：工作中的演示平臺

模塊化和可定制化

由于基于FPGA的平臺能夠?qū)崿F(xiàn)高度模塊化和可定制化，可為OEM廠商降低總擁有成本，因此FPGA越來越廣泛地應用于各種無線回程解決方案中。此外，由于賽靈思7系列FPGA/SoC產(chǎn)品系列和高性能寬帶IP核功耗明顯下降，預計賽靈思的毫米波調(diào)制解調(diào)器解決方案將成為小蜂窩回程應用領域的領跑者。賽靈思FPGA和SoC非常適用于高速節(jié)能設計，并且其高速GT則可高效實現(xiàn)寬帶通信和切換功能。賽靈思解決方案擴展能力出色，能夠支持從運行在數(shù)百兆位速率的低端小蜂窩回程產(chǎn)品到同一硬件平臺上速率為3.5Gpbs的回程產(chǎn)品的多種產(chǎn)品變化。

對于射頻部分而言，收發(fā)器現(xiàn)已集成到基于芯片的IC中，并封裝成表面安裝的器件，便于實現(xiàn)低成本制造。ADI的毫米波芯片組可滿足小蜂窩部署的無線回程需要，并在功耗、尺寸、靈活性和功能方面穩(wěn)占市場領先地位。此外，ADI還可提供行業(yè)最佳數(shù)據(jù)轉換器和時鐘管理IC，這都是該完整解決方案的關鍵組成部分。兩家公司通力合作，旨在推動這一先進技術在整個行業(yè)中的廣泛應用。

參考資料

1. 《關于超高容量網(wǎng)絡的演進及顛覆性愿景》，國際無線工業(yè)聯(lián)盟(IWPC)，2014年4月