由于ZYNQ架構(gòu)和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊(cè)講解時(shí)序比較分散。所以筆者收藏AXI協(xié)議的幾種時(shí)序，方便編程。

1》AXI_LITE協(xié)議：

( 1) 讀地址通道， 包含ARVALID， ARADDR， ARREADY信號(hào);

( 2) 讀數(shù)據(jù)通道， 包含RVALID， RDATA， RREADY， RRESP信號(hào);

( 3) 寫地址通道， 包含AWVALID， AWADDR， AWREADY信號(hào);

( 4) 寫數(shù)據(jù)通道， 包含WVALID， WDATA， WSTRB， WREADY信號(hào);

( 5) 寫應(yīng)答通道， 包含BVALID， BRESP， BREADY信號(hào);( 6) 系統(tǒng)通道， 包含： ACLK， ARESETN信號(hào)。

AXI4總線和AXI4-Lite總線的信號(hào)也有他的命名特點(diǎn)：讀地址信號(hào)都是以AR開頭( A： address; R： read)寫地址信號(hào)都是以AW開頭( A： address; W： write)讀數(shù)據(jù)信號(hào)都是以R開頭( R： read)寫數(shù)據(jù)信號(hào)都是以W開頭( W： write)

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AXI_LITE讀時(shí)序：

AXI_LITE：寫時(shí)序

AXI總線協(xié)議的幾種時(shí)序介紹

2》AXI_STREAM：

AXI4-Stream總線的組成有：

( 1) ACLK信號(hào)： 總線時(shí)鐘， 上升沿有效;

( 2) ARESETN信號(hào)： 總線復(fù)位， 低電平有效

( 3) TREADY信號(hào)： 從機(jī)告訴主機(jī)做好傳輸準(zhǔn)備;

( 4) TDATA信號(hào)： 數(shù)據(jù)， 可選寬度32，64，128，256bit

( 5) TSTRB信號(hào)： 每一bit對(duì)應(yīng)TDATA的一個(gè)有效字節(jié)， 寬度為TDATA/8

( 6) TLAST信號(hào)： 主機(jī)告訴從機(jī)該次傳輸為突發(fā)傳輸?shù)慕Y(jié)尾;

( 7) TVALID信號(hào)： 主機(jī)告訴從機(jī)數(shù)據(jù)本次傳輸有效;

( 8) TUSER信號(hào) ： 用戶定義信號(hào)， 寬度為128bit。