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[導(dǎo)讀]2 020年伊始,全球半導(dǎo)體先進制程之戰(zhàn)已然火花四射。從華為和蘋果打響7nm旗艦手機芯片第一槍開始,7nm芯片產(chǎn)品已是百花齊放之勢,5nm芯片也將在下半年正式首秀。這些逐漸縮小的芯片 制程數(shù)字,正是全球電子產(chǎn)品整體性能不斷進化的核心驅(qū)動力。 通往更先進制程

2 020年伊始,全球半導(dǎo)體先進制程之戰(zhàn)已然火花四射。從華為和蘋果打響7nm旗艦手機芯片第一槍開始,7nm芯片產(chǎn)品已是百花齊放之勢,5nm芯片也將在下半年正式首秀。這些逐漸縮小的芯片 制程數(shù)字,正是全球電子產(chǎn)品整體性能不斷進化的核心驅(qū)動力。


通往更先進制程的道路猶如攀登高峰,極高的技術(shù)難度和研發(fā)成本將大多數(shù)芯片選手攔在半山腰,目前全球唯有臺積電、英特爾、三星還在向峰頂沖刺。三星成功研發(fā)3nm芯片,臺積電3nm芯片晶體密度達2.5億/mm2,英特爾官宣制程回歸。

芯片制程之戰(zhàn) | 最燒錢的技術(shù)戰(zhàn)

在全球備戰(zhàn)更先進制程的關(guān)鍵節(jié)點,本文圍繞晶體管五大關(guān)鍵環(huán)節(jié),探討先進制程沖刺戰(zhàn)中的核心技術(shù)及玩家格局。

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芯片制程描述的是芯片晶體管柵極寬度的大小,納米數(shù)字越小,晶體管密度越大,芯片性能就越高。

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各家對制程工藝的命名法則不同,在相同納米制程下,并不能對各制程技術(shù)做直觀比較。 比如英特爾10nm的晶體管密度與三星7nm、 臺積電7nm 的晶體管密度相當(dāng)。

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從制程進展來看,一邊是三星臺積電在5nm/3nm等制程上你追我趕,另一邊是英特爾循序漸進地走向7nm。

5nm方面,臺積電已經(jīng)拿到蘋果和華為的手機芯片訂單。三星的5nm制程相對落后,正在與谷歌合作開發(fā)Exynos芯片組,將搭載于谷歌的Chrome OS設(shè)備、Pixel智能手機甚至中心數(shù)據(jù)服務(wù)器中。

3nm方面,臺積電預(yù)計2021年開始試生產(chǎn),2022年開始量產(chǎn)。三星原計劃2021年量產(chǎn)3nm工藝,但受當(dāng)前疫情影響,不量產(chǎn)時間可能會推遲。

為什么挺進先進制程的玩家選手屈指可數(shù)呢?主要源于兩大門檻:資本和技術(shù)。制程工藝的研發(fā)和生產(chǎn)成本呈指數(shù)上漲,單從資金數(shù)目來看,很多中小型晶圓廠就玩不起。

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更高的研發(fā)和生產(chǎn) 對應(yīng)的是更難的技術(shù)挑戰(zhàn)。 每當(dāng)制程工藝逼近物理極限, 芯片性能天花板就取決于 晶體管結(jié)構(gòu)、光刻、沉積、刻蝕、檢測、封裝等技術(shù)的創(chuàng)新與協(xié)同配合 。
體管在芯片中起到開關(guān)作用,通過影響相互的狀態(tài)傳遞信息。

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幾十年來,基于平面Planar晶體管芯片一直是市場熱銷設(shè)備。 然而制程技術(shù)發(fā)展到后期,平面晶體管開始遇到 漏極 源極 間距過近的瓶頸。 3D鰭式場效晶體管(FinFET)成為延續(xù)摩爾 定律的革命性技術(shù),為工藝技術(shù)創(chuàng)新做出了核心貢獻。
2011年, 英特爾轉(zhuǎn)向22nm FinFET。 相比平面晶體 管,F(xiàn)inFET在工藝節(jié)點減小時,電壓縮放、切換速度和電流密度均顯著提升。

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FinFET已經(jīng)歷兩個工藝世代,臺積電5nm FinFET晶體管工藝的芯片也將在下半年問世。
隨著深寬比不斷拉高,F(xiàn)inFET也逼近了物理極限,為了制造出密度更高的芯片,環(huán)繞式柵極晶體管(GAAFET,Gate-All-Ground FET)成為新的技術(shù)選擇。 不同于FinFET,GAAFET的溝道被柵極包圍,溝道電流比FinFET更加順暢,能進一步改善對電流的控制,從而優(yōu)化柵極長度的微縮。
三星名為多橋通道FET(MBCFET,Multi-Bridge Channel FET)的 GAA技術(shù), 用納米片替換納米線周圍的柵極,實現(xiàn)每堆更大的電流。
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與現(xiàn)有GAAFET不一樣的是,在forksheet FET中,nFET和pFET都集成在同一結(jié)構(gòu)中,間距小并減少密集縮放, forksheet具有的接觸柵極間距均低于Nanosheet 的接觸柵極間距。
Complementary FET(CFET)是另一種類型的GAA器件,由兩個單獨的FET組成,消除了n-p分離的瓶頸,減少電池有效面積。
英特爾的3nm也將采用CFET。 但CFET及相關(guān)的晶體管存在散熱等問題,需要在各環(huán)節(jié)更新技術(shù)和設(shè)備。

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雕刻電路圖案的核心制造設(shè)備是光刻機,它的精度決定了制程的精度。 光刻機的運作原理是 先把設(shè)計好的芯片圖案印在掩膜上,用激光穿過掩膜和光學(xué)鏡片,將芯片圖案曝光在帶有光刻膠涂層的硅片上, 涂層被激光照到之處則溶解,沒有被照到之處保持不變,掩膜上的圖案就被雕刻到芯片光刻膠涂層上。

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目前193nm浸沒式光刻是 最成熟、 應(yīng)用最廣 的技術(shù),等 到7nm及更先進的技術(shù)節(jié)點時,則需要波長更短的極紫外(EUV)光刻技術(shù)來實現(xiàn)制程。

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Imec和ASML成立了聯(lián)合研究實驗室,專注于3nm節(jié)點的元件制造藍圖, 根據(jù)ASML年報,他們 將采用high-NA技術(shù) 研發(fā)下一代極紫外光刻機,產(chǎn)品將有更高的 分辨率、 數(shù)值孔徑和覆蓋能力。 值得一提的是,英特爾與ASML的 光刻機設(shè)備的量產(chǎn)時間相吻合,大約在2024年前后。

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Imec 重點投入的研發(fā)領(lǐng)域包括 光罩的防塵薄膜技術(shù)、 光阻技術(shù)、 工藝優(yōu)化。 一方面,更高的光阻劑往往會增加缺陷率, 另一方面,光罩防塵薄膜發(fā)展相對緩慢。
為了將微電子器件造的更小,必須把越來越多的電路放進更小的薄膜結(jié)構(gòu)中,與半導(dǎo)體工藝兼容的 刻蝕和 沉積 技術(shù)也需要隨著提升。 在硅片襯底上生成特定薄膜層的工藝就是 薄膜沉積 ,所沉積的薄膜可以是導(dǎo)體、絕緣材料或半導(dǎo)體材料。 刻蝕機根據(jù)印上去的圖案刻蝕,留下剩余的部分,芯片圖案就可以從光刻膠涂層轉(zhuǎn)移到了硅片上。

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將材料以單原子膜 形式一層一層的鍍在襯底表面就是所謂的 原子層沉積(ALD)技術(shù)可將 , 選擇性沉積是一種先進的自對準(zhǔn)圖案化技術(shù),將化學(xué)方法與MLD工具結(jié)合在一起,可減少流程中的光刻和刻蝕步驟。 從理論上講,選擇性沉積可用于沉積金屬或沉積電介 質(zhì)。 不過目前區(qū)域選擇性沉積仍存在一定挑戰(zhàn),有待持續(xù)研發(fā)。

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嵌段共聚物視是生產(chǎn)緊密圖案化表面的一種方式。嵌段共聚物將性質(zhì)不同的聚合物鏈段連在一起,制成一種線型聚合物,得到性能更為優(yōu)越的聚合物材料。 這種刻蝕技術(shù)可以選擇性去除MLD層,不會影響到附近的ALD層,精確控制了納米級材料的幾何形狀。

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芯片進入量產(chǎn)前需要 對芯片進行檢測 ,就是使用各種系統(tǒng)來查找芯片 的缺陷 。 晶圓檢測分為兩類: 光學(xué)和電子束。 光學(xué)檢查速度快,但分辨率受限; 電子束檢測分辨率更好,但速度偏慢。
因此很多公司均在開發(fā)多光束電子束檢測系統(tǒng),最好能以較高的速度發(fā)現(xiàn)最不顯眼的缺陷。 ASML開發(fā)了一種具有9條光束的電子束檢測工具。

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芯片制造商還使用各種量測系統(tǒng)來測量芯片結(jié)構(gòu)。微距量測掃描式電子顯微鏡(CD-SEM)進行自上而下的量測,光學(xué)CD系統(tǒng)則使用偏振光來表征結(jié)構(gòu)。
被稱為臨界尺寸小角X射線散射(CD-SAXS)的X射線量測技術(shù) 是一種無損量測技術(shù),使用小光束尺寸的可變角度透射散射來量測, 其優(yōu)點是能提供更高的分辨率,避免了OCD參數(shù)相關(guān)性問題,且計算更加簡單。 但X射線是由R&D的大型同步加速器存儲環(huán)產(chǎn)生的,這對晶圓廠來說很不切實際。 CD-SAXS需要緊湊的X射線源, 問題在于X射線源有限且速度慢,影響吞吐量, 其成本也是一個問題 ,該技術(shù)仍處于概念階段,X射線強度還將面臨挑戰(zhàn)。
封裝技術(shù)能讓內(nèi)存更接近邏輯處理單元,提升 信號傳輸速率和 互聯(lián)密度。 傳統(tǒng)方法是縮小節(jié)點上不同的芯片功能,并將它們封裝到一個單片芯片上。 通過封裝可以低功耗并增加內(nèi)存帶寬。在 研發(fā)先進的封裝技術(shù),以增加晶體管速度,從而提高整個系統(tǒng)性能的道路上 英特爾主推EMIB工藝, 臺積電主推CoWoS工藝, 三星主推FOPLP。

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小芯片chipset是 一種 實現(xiàn)異構(gòu)集成的 新形式,通過在特定空間堆疊多種芯片,實現(xiàn)更快的開發(fā)速度和更高的計算力。 臺積電采用COWOS封裝技術(shù)和LIPINCON互連技術(shù),將大型多核設(shè)計劃分成多個小芯片,實現(xiàn)更高的良率和更好的經(jīng)濟性。 英特爾將不同IP、不同工藝的方案封裝在一起,從而省去漫長的再制作過程。

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隨著 摩爾定律的推進節(jié)奏逐漸趨緩, 半導(dǎo)體制程的不斷發(fā)展,想要 延續(xù)摩爾定律的生命力需要技術(shù)和設(shè)備的創(chuàng)新突破。 半導(dǎo)體行業(yè)大約每隔20年,就會有新的危機出現(xiàn), 20年前,大家一度非常悲觀,看不清如何才能將芯片做得更好。 如今半導(dǎo)體行業(yè)到了20年周期的危機循環(huán)節(jié)點,誰都不知道未來半導(dǎo)體行業(yè)的創(chuàng)新發(fā)展路在何方?
這個問題的答案,也許藏在 5G、AI 等新興技術(shù)里,也許藏在半導(dǎo)體的 新模式、 器件和技術(shù)里,半導(dǎo)體行業(yè)在不斷探索前行。 無論未來誰是創(chuàng)新風(fēng)暴的引領(lǐng)者,最終受益的都是享用更高性能電子產(chǎn)品的每一個人。

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