近期，美國對華為發(fā)布了一系列的制裁行為，國內(nèi)掀起了一股集成電路產(chǎn)業(yè)科普。很多之前甚至連聽都沒聽過集成電路這個詞的群眾開始對這個本來相對低調(diào)的行業(yè)產(chǎn)生了巨大興趣，EDA就是當中重要的一環(huán)。為了讓大家對全球EDA和本土EDA產(chǎn)業(yè)有深入的了解。

三大EDA公司主要有哪些軟件產(chǎn)品?為什么芯片設(shè)計行業(yè)無法脫離EDA工具?

不知道是否還有人記得這張照片，2017年3月3日，在小米5C手機和小米自主SoC芯片澎湃S1的發(fā)布會結(jié)束時，雷軍公布了這張致謝圖。圖中紅色框的即是EDA領(lǐng)域的三大巨頭：Synopsys、Cadence、Mentor，綠色框是我們國產(chǎn)EDA公司華大九天。印象中，這是EDA公司第一次出現(xiàn)在消費類電子產(chǎn)品的發(fā)布現(xiàn)場。

三巨頭幾乎都可以提供芯片設(shè)計全流程工具，但是Synopsys的優(yōu)勢在于數(shù)字芯片和FPAG邏輯綜合相關(guān)工具，其邏輯綜合工具DesignCompiler、靜態(tài)時序分析工具PrimeTime、調(diào)試工具Verdi在業(yè)界具有近乎壟斷性的地位，2019年6月Synopsys在SNUG2019也推出了更為先進的工具;Cadence在模擬IC全流程工具方面具有絕對優(yōu)勢，而且近幾年旗下的數(shù)字布局布線工具Innovus攻城略地，獲得了非常好的市場份額;Mentor目前已經(jīng)被德國西門子收購，雖然在全流程方面相對較弱，但是Calibre signoff和DFT方面一騎絕塵。

芯片設(shè)計是一個準入門檻極高的領(lǐng)域，對產(chǎn)品可靠性和歷史口碑要求到極其苛刻，在虛擬仿真階段任何微小錯誤都有可能造成芯片流片失敗，流片失敗則意味著數(shù)年的工作毀于一旦，公司面臨市場失守的悲慘境地。因此，在芯片設(shè)計領(lǐng)域，全球幾乎沒有任何一家EDA公司有和三大巨頭掰手腕的實力。在EDA領(lǐng)域，創(chuàng)業(yè)最成功的結(jié)局就是被上述三大巨頭收購。

因此，三大巨頭的EDA工具幾乎是Fabless公司的唯一選擇。

EDA工具的研究難在哪里?

如前所述，芯片設(shè)計環(huán)節(jié)繁多、精細且復雜，EDA工具在其中承載了極為重要作用：①將復雜物理問題用數(shù)學模型高度精確化表述，在虛擬軟件中重現(xiàn)芯片制造過程中的各種物理效應和問題;②在確保邏輯功能正確的前提下，利用數(shù)學工具解決多目標多約束的最優(yōu)化問題，求得特定半導體工藝條件下，性能、功耗、面積、電氣特性、成本等的最優(yōu)解;③驗證模型一致性問題，確保芯片在多個設(shè)計環(huán)節(jié)的迭代中邏輯功能一致。

(1)先進工藝節(jié)點：“晶圓廠+Fabless+EDA”協(xié)同推進的成果

首先，SOI、FinFET等新器件結(jié)構(gòu)的發(fā)明將帶來晶體管電學和物理特性的變革;其次，在半導體工藝制造方面，摩爾定律的演進伴隨著眾多不可預知的物理問題逐漸浮現(xiàn)。處于摩爾定律推進一線的晶圓廠從材料、化學、工藝過程控制等各種制造細節(jié)來創(chuàng)新、調(diào)試和求證。而EDA公司借助晶圓廠積累的大量測試數(shù)據(jù)探索物理效應和工藝實施細節(jié)的準確和高精度模型化。然而，這并不意味著新工藝節(jié)點研發(fā)的終點，頂尖Fabless公司將基于此模型和工具進行芯片設(shè)計與試產(chǎn)，并且依托強大和豐富的芯片設(shè)計不斷發(fā)現(xiàn)和排除新工藝節(jié)點在模型和制造中的各種量產(chǎn)問題。在此期間，芯片設(shè)計工程師、EDA公司的AE、晶圓廠工程師等等往往長年累月在一起辦公，集中攻破新問題，修復新bug。晶圓廠、Fabless、EDA三者通力合作，反復迭代，如此才能最終將達到商用和量產(chǎn)要求的工藝節(jié)點推向市場。一旦有一個環(huán)節(jié)出題，前功盡棄。

因此，摩爾定律任何一代最先進工藝節(jié)點，無一不是由擁有最先進工藝制造條件的晶圓廠、頂尖EDA團隊和設(shè)計經(jīng)驗豐富的Fabless公司三者協(xié)力共同推進的成果。這也是為什么臺積電最先進制程的第一批產(chǎn)品總是由蘋果、高通、華為來發(fā)布，只有頂尖的Fabless公司才具備參與調(diào)試最先進工藝節(jié)點的能力。這也是為什么三大EDA巨頭始終把控細分市場的一個重要的原因。

(2)數(shù)學問題

以一個鋁互連時代工藝過程中經(jīng)典的互連線偏差問題為例，在形成鋁互連線時二氧化硅層夾在互連圖形的金屬層之間，氧化物淀積在已經(jīng)成形的金屬層上，一般都會留下一些臺階高度或者表面形貌，在理想情況下，采用CMP方法對層間電介質(zhì)進行厚度剖平后如圖a所示。

但實際的情況是，雖然在特定范圍內(nèi)能夠達到很高的平整度，但從整個芯片范圍上來講平整度就很有限，如圖所示，不同的厚度又對電介質(zhì)的電容等電特性產(chǎn)生不同的影響。

EDA工具要做的事就是盡可能高精度地在虛擬的軟件世界中重新和擬合類似上述現(xiàn)實中的物理和工藝問題，以期望在芯片設(shè)計階段將其納入考慮范圍之內(nèi)，以系統(tǒng)性的方法和預測性的裕量來應對和糾正，最終保證芯片設(shè)計仿真結(jié)果同流片結(jié)果一致。

同時，EDA工具需要對數(shù)千種情境進行快速設(shè)計探索，以求得性能、功耗、面積、成本等芯片物理指標和經(jīng)濟指標的平衡。隨著集成電路制造工藝進入7nm以下，數(shù)字芯片中標準單元數(shù)量已經(jīng)達到億數(shù)量級，EDA算法已經(jīng)成為典型的數(shù)據(jù)密集型計算的典型代表。且現(xiàn)有布局布線方法大都采用組合優(yōu)化算法，可接受的計算時間內(nèi)，不一定能得到局部最優(yōu)解，甚至有可能得到一個劣解，算法復雜度較高。以上兩點導致EDA算法的計算時間非常冗長，以小時計。

以一個簡單的布線算法示意圖為例，以下動圖為EDA工具在尋求源點和終點之間的金屬走線方案。試想一下，芯片內(nèi)部單元以億級數(shù)量計，內(nèi)部布線金屬層多達數(shù)層，如何從一個點在只能走直線和90度拐彎的限定下，經(jīng)過各種不可布線的障礙并不斷做出前行的抉擇，穿過層層金屬，最終準備到達芯片中的另一個點，期間探索方案的計算空間需求巨大，且整體還要滿足時序和總線長最小的目標，并必須考慮上文所述的工藝偏差。

(3)半導體、數(shù)學、芯片設(shè)計三者交叉學科人才培養(yǎng)問題。

EDA算法問題起點和終點是半導體工藝等物理問題，解決工具是數(shù)學問題，應用對象是芯片設(shè)計實現(xiàn)具體問題。一般來說本科生很難如此既寬泛又具體的知識儲備和體系，因此，三大EDA巨頭公司研發(fā)工程師的平均學歷都很高。同時，在碩士和博士階段，單獨從事數(shù)學、芯片設(shè)計、半導體器件和工藝的人較多，但是三者兼具的人又非常少。

我國當前僅有清華大學、復旦大學、浙江大學、北京航空航天大學、電子科技大學、西安電子科技大學、福州大學等少數(shù)學校從事EDA方向的研究和人才培養(yǎng)。尤其是清華大學計算機系在1970年代就開始相關(guān)研究，為我國國產(chǎn)熊貓EDA工具(華大前身)、華大九天EDA工具的研發(fā)做出了很大的貢獻，而且培養(yǎng)了大量的EDA算法人才。

值得欣喜的是，國內(nèi)EDA的研發(fā)力量近幾年也有長足的進步。2017年6月在集成電路計算機輔助設(shè)計領(lǐng)域的旗艦會議--第54屆設(shè)計自動會議(ACM/IEEE Design AutomaTIon Conference 2017)上，福州大學陳建利老師的論文Toward OpTImal LegalizaTIon for Mixed-Cell-Height Circuit Designs獲得最佳論文獎(作者：Jianli Chen， Ziran Zhu， Wenxing Zhu， Yao-wen Chang)。這是54年來中國大陸作者第一次以第一單位/第一作者獲得該會議最佳論文獎。

國產(chǎn)EDA公司的機遇

如本文在第一節(jié)所述，國產(chǎn)EDA工具目前還主要以點工具為主，只有華大九天有模擬IC設(shè)計的全流程工具。但是，也不乏亮點。在過去的幾年，華大九天的XTIme物理設(shè)計時序優(yōu)化與Sign-off工具和解決方案，得到了業(yè)界一線工程師的一致好評，已經(jīng)成功打入全球一流芯片設(shè)計公司中，成為數(shù)字全流程中的重要一環(huán)。而且，華大九天是全球是全球唯一可提供液晶平板顯示全流程EDA設(shè)計解決方案的提供商，國內(nèi)市場占有率超過90%。

此困境之下，國產(chǎn)EDA工具將進入國內(nèi)Fabless的視野，取得擴大市場份額的契機，進而獲得與擁有先進制程的晶圓廠合作機會，國產(chǎn)EDA元年或?qū)⒕痛碎_啟。