8月13日，Intel一年一度的架構(gòu)日再次到來。而此次架構(gòu)日上，Intel可謂誠意滿滿，不僅帶來了Xe顯卡的更多消息，也從工藝、架構(gòu)、封裝、異構(gòu)計算和軟件等多個維度展示了Intel一年來的創(chuàng)新成果。顯然，即便經(jīng)歷了外界的種種質(zhì)疑，Intel在這次架構(gòu)日上鎖展示的技術(shù)和成果仍舊足以領(lǐng)行業(yè)側(cè)目。

早在22nm時代，Intel就率先采用了FinFET 3D晶體管技術(shù)，通過在垂直方向上布置晶體管來減少芯片面積，并取得了非常好的效果。時至今日，FinFET及其改進版已伴隨Intel走過了7年多的時間。雖然Intel曾宣稱，FinFETch將延續(xù)至5nm時代，但伴隨Intel半導(dǎo)體制造工藝進展的加速，全新的晶體管技術(shù)已經(jīng)箭在弦上。

在下一代10nm芯片TigerLake上，Intel將應(yīng)用全新的半導(dǎo)體技術(shù)SuperFET。

SuperFET由兩部分組成，分別是超級電容SuperMIM和改進版的FinFET。

SuperMIM超級電容能夠提供5倍的容量，并將電容的通孔電阻降低30%。而在柵極處，Intel則使用了全新的HI-K介質(zhì)。相對于之前的介質(zhì)，新的HI-K介質(zhì)厚度僅有幾個埃（一種厚度單位，1埃=0.1nm）；Intel將采用新HI-K介質(zhì)構(gòu)成的柵極稱為“超級晶格”。

作為SuperFET的另一大組成部分，改進FinFET包含了三處進化：提供更高流動性的晶體管Gate工藝；增加了Gate之間的間距，可以承載更高的驅(qū)動電壓；改進的晶體管源極和漏級，能夠降低電阻、增加應(yīng)變。

當(dāng)然，兩種技術(shù)組合之后最直觀的效果便是能夠增加晶體管自身的性能。按照Intel的計算，相對于目前14nm上使用的改進版FinFET，新的SuperFIN能夠提升晶體管性能17%左右。

同時，Intel還規(guī)劃了改進版的SuperFIN技術(shù)，但并未公布其具體應(yīng)用時間。

在2019年的封裝技術(shù)展示中，Intel對外介紹了Foveros3D封裝技術(shù)。他能夠在橫向和縱向兩個維度允許晶片（Die）進行堆疊。

在實際應(yīng)用中，隨著晶片性能和功耗的提升，晶片上也必須安裝更多的觸點。而當(dāng)芯片開始進行3D堆疊，在很多情況下，上層晶片能夠用于安裝觸點的面積也將被極大壓縮。顯然，提升觸點的密度并提升單個觸點所能承載的電流將改善這一問題。

而這正是IntelHybrid Bonding技術(shù)的關(guān)鍵所在。

相對于目前正在使用的Foveros技術(shù)，新的HybridBonding能夠?qū)⒂|點兼具從50微米降低至10微米，由此，觸點密度也將從400每平方毫米直接提升至10000每平方毫米。

配合ODI、Co-EMIB等技術(shù)，3D封裝的SoC將在能效、內(nèi)部互聯(lián)性能和擴展性等方面登上一個新的臺階。

對于9月初即將發(fā)布的TigerLake，Intel也在本次的架構(gòu)日上進行了更詳盡的說明。

除了將采用10nm工藝和SuperFin晶體管技術(shù)之外，TigerLake最大的特色在于使用了專為前兩者適配的WillowCove核心架構(gòu)。

WillowCove使用了重新設(shè)計的緩存架構(gòu)，并將其引入到更大的非相容1.25MBMLC中，并通過英特爾控制流強制技術(shù)（ControlFlow Enforcement Technology）增強了安全性。

當(dāng)然，拋開這些比較玄妙的用詞，Intel還給出了比較直觀的對比：

這張圖很能說明問題。相對于目前的SunnyCove微架構(gòu)，新的WillowCove能夠以更低的驅(qū)動電壓達到相同的頻率。

另外，WillowCove還能夠提供更大的頻率和電壓動態(tài)范圍。換句話說，就是更高和更低的睿頻上下限，進而適應(yīng)不同的工作場景，進一步提升筆記本的能效（是的，TigerLake是一款面向移動領(lǐng)域的處理器產(chǎn)品，而且分為能效版和性能版，對應(yīng)了目前的低壓處理器和標(biāo)壓處理器）。

此外，WillowCove還有一大堆的新特性：

Xe圖形架構(gòu)：具有高達96個執(zhí)行單元（EUs），每瓦性能效率顯著提高

電源管理：一致性結(jié)構(gòu)中的自主動態(tài)電壓頻率調(diào)整（DVFS），提高了全集成電壓穩(wěn)壓器（FIVR）效率

結(jié)構(gòu)和內(nèi)存：一致性結(jié)構(gòu)帶寬增加2倍，約86GB/s內(nèi)存帶寬，經(jīng)驗證的LP4x-4267、DDR4-3200；LP5-5400架構(gòu)功能?

高斯網(wǎng)絡(luò)加速器GNA2.0專用IP：用于低功耗神經(jīng)推理計算，減輕CPU處理。運行音頻噪音抑制工作負載情況下，采用GNA推理計算的CPU利用率比不采用GNA的CPU低20%

IO：集成TB4/USB4，CPU上集成PCIeGen 4，用于低延遲、高帶寬設(shè)備對內(nèi)存的訪問

顯示：高達 64GB/s的同步傳輸帶寬用于支持多個高分辨率顯示器。到內(nèi)存的專用結(jié)構(gòu)路徑，以保持服務(wù)質(zhì)量?

IPU6：多達6個傳感器，具有4K30幀視頻、27MP像素圖像；最高4K90幀和42MP像素圖像架構(gòu)功能

2019年HPC大會，Intel首次對外談及了Xe圖形架構(gòu)。而相對于十多年前的LarraBee，這次Intel信心滿滿、志在必得。

Intel共規(guī)劃了4中Xe核心，分別是集成于CPU內(nèi)的XeLP，面向低功耗市場；以獨立顯卡存在的XeHPG，面向主流游戲市場；以計算卡形式存在的XeHP，面向數(shù)據(jù)中心及AI市場；面向HPC市場的XeHPC。

所有的Xe系列細分產(chǎn)品都基于上圖這套基礎(chǔ)架構(gòu)，面向不同市場的產(chǎn)品則通過這一架構(gòu)的不斷復(fù)制和堆疊來進行性能擴展。當(dāng)然，這就會用到前面提到的各類封裝技術(shù)。（這里不得不為Intel的配色點個贊，架構(gòu)示意圖看起來非常的“豪橫”）

基礎(chǔ)的XeLP架構(gòu)包含6個SubSlice（相當(dāng)于NVIDIA架構(gòu)中的SM），每個SubSlice包含16個EU（相當(dāng)于NVIDIA架構(gòu)中的Core）并配備一組獨立的L1數(shù)據(jù)緩存。這樣一個基礎(chǔ)的XeLP Slice架構(gòu)便包含了96個EU單元。而整個Slice則共享16MBL3緩存。

96個EU單元每時鐘周期可以提供1536次浮點運算；6個SAMPLER每時鐘周期則可以處理48個紋理貼圖；3組像素backend（每兩組SubSlice共用一組像素backend）每時鐘周期則可以處理24個像素。

EU內(nèi)部架構(gòu)

從架構(gòu)的形態(tài)來看，Xe與目前主流的GPU設(shè)計思路非常相似，采用大型EU單元和流水線架構(gòu)；并以此為核心布置各類功能性Engine。

在AI性能上，新的XeGPU顯然針對常用的FP16/8和Int16/8進行了特別優(yōu)化，能夠隨數(shù)據(jù)精度的降低而線性增長。當(dāng)然，在消費類應(yīng)用中，Intel也針對游戲、影音等應(yīng)用進行了眾多細節(jié)上的優(yōu)化。

通過Slice架構(gòu)的不斷堆疊，Intel可以滿足不同應(yīng)用場景對異構(gòu)算力的需求。而這張幻燈片則表明了不同數(shù)量堆疊所用到的封裝技術(shù)。最高級的4Slice堆疊（也就是Xe HPC）會用到2.5D封裝技術(shù)Co-EMIB和Foveros。

顯然，即FPGA之后，Intel芯片堆疊技術(shù)已經(jīng)日臻成熟，并開始能夠在更廣泛的商用市場中進行產(chǎn)品化部署。按照Intel的說法，這是業(yè)界首個多區(qū)塊、高可擴展性的高性能架構(gòu)。

另外，面向AI市場的XeHP將首先上線Intel的DevCloud，屆時開發(fā)者可以注冊并上線體驗。

Ice Lake基于10nm工藝制造，預(yù)期將于2020年底推出。

按照Intel在架構(gòu)日上的展示：

IceLake產(chǎn)品將在跨工作負載的吞吐量和響應(yīng)能力方面提供強勁性能。它將帶來一系列技術(shù)，包括全內(nèi)存加密、PCIeGen 4、8個內(nèi)存通道等，以及可加快密碼運算速度的增強指令集。IceLake系列中也會推出針對網(wǎng)絡(luò)存儲和物聯(lián)網(wǎng)的變體。

而在IceLake之后則是全新的SapphireRapids，DDR5、PCI-E5.0和Intel主導(dǎo)的ComputeExpress Link總線都會出現(xiàn)。

SapphireRapids是英特爾基于增強型SuperFin技術(shù)的下一代至強可擴展處理器，將提供領(lǐng)先的行業(yè)標(biāo)準(zhǔn)技術(shù)，包括DDR5、PCIeGen 5、ComputeExpress Link 1.1等。SapphireRapids將是美國阿貢國家實驗室“極光”超級計算機系統(tǒng)（AuroraExascale）中使用的CPU，它將延續(xù)英特爾的內(nèi)置人工智能加速策略，使用一種名為先進的矩陣擴展（AMX）的新加速器。SapphireRapids預(yù)計將于2021年下半年開始首批生產(chǎn)發(fā)貨。

隨著GPU、FPGA、ASIC、eASIC等產(chǎn)品線的成果逐漸豐富，Intel的計算產(chǎn)品線也越來越長，而架構(gòu)之間的差異也很大。

為了彌補異構(gòu)計算所帶來的算力調(diào)用復(fù)雜問題，Intel提出了oneAPI計劃，計劃利用統(tǒng)一的API和開發(fā)環(huán)境來讓開發(fā)者輕松調(diào)用各類計算資源，把程序員從“一次開發(fā)，到處調(diào)試”的深淵中解放出來。當(dāng)然，這也能夠讓用戶在訓(xùn)練和推理階段使用不同的架構(gòu)來完成，進一步降低AI應(yīng)用所需的資金成本。

在此次架構(gòu)日上，Intel表示，產(chǎn)品化的oneAPI將于今年晚些時候面市，而且，上市即是Gold版本。

與Xe HP相同，oneAPI的Gold版將首先上線IntelDevCloud。屆時開發(fā)者可以在其中體驗XeHP和oneAPI組合的威力。

EPYC的成功帶火了ChipLets概念。而現(xiàn)在，Intel則更進一步。

這兩張幻燈片清晰的展示了Intel的想法——將SoC的細粒度進一步提升；將以前按照功能性來組合的思路轉(zhuǎn)變?yōu)榘凑誌P來進行組合。Intel將這一設(shè)計思路稱為——分解設(shè)計法。

相對于過去的芯片整體設(shè)計思路，分解設(shè)計法的好處很明顯——可以提升芯片設(shè)計的效率，降低產(chǎn)品化時間，并且能夠有效減少復(fù)雜設(shè)計所帶來的的Bug問題。

當(dāng)然，這樣的大量晶片堆疊需要更好的片上互聯(lián)和堆疊技術(shù)。但在看到了Intel的Fevoros、EMIB、Co-EMIB、IDO和HybridBonding等技術(shù)逐漸走向成熟之后，這些問題應(yīng)該都“不是事兒”。

除了上述的重點內(nèi)容之外，Intel在六大支柱方面均有不同程度的創(chuàng)新。2020架構(gòu)日，Intel的創(chuàng)新看點眾多，足見誠意滿滿。

見微知著，在更宏觀的層面Intel向市場傳達的信息相當(dāng)明確：

半導(dǎo)體行業(yè)的競爭從來都不是單獨的制程或架構(gòu)之爭，它是涉及諸多方面的體系競爭。而如果從更宏觀的場景應(yīng)用來看，這還需要涉及內(nèi)存存儲、互聯(lián)、軟件和安全等層面，對體系整體的性能體驗、完整性、擴展性和先進性都有更高的要求。

而Intel在架構(gòu)日的一系列宣講也證明，Intel是目前行業(yè)中唯一有能力提供上述全部技術(shù)及產(chǎn)品解決方案的廠商。多個維度相互配合所產(chǎn)生的體系優(yōu)勢絕非其他挑戰(zhàn)者單點突破所能比擬的。

而對于從toC到toB的全體用戶來說，最終的產(chǎn)品或解決方案就是這一體系創(chuàng)新的結(jié)果。

所以，從這一維度來看，Intel在當(dāng)下及可預(yù)見的未來仍將是行業(yè)的主導(dǎo)。

在此次架構(gòu)日上，Intel首席架構(gòu)師Raja表示：惠及每個人百億億次級計算能力時代正在到來。

而從Intel2020 架構(gòu)日來看，這一未來將是異構(gòu)的、體系化的、軟硬融合的。