本文在設(shè)計(jì)該款MCU IP核的數(shù)據(jù)通道部分過程中，提出了一種特定的數(shù)據(jù)通道模型;最后，通過對(duì)整個(gè)MCU IP核仿真綜合，對(duì)該數(shù)據(jù)通道模型進(jìn)行了驗(yàn)證。

1 、數(shù)據(jù)通道模型及數(shù)據(jù)總線Verilog HDL模型1.1數(shù)據(jù)通道模型結(jié)構(gòu)圖

本文設(shè)計(jì)的MCU數(shù)據(jù)通道模型包含各數(shù)據(jù)通道單元及單條雙向數(shù)據(jù)總線。其中數(shù)據(jù)通道單元主要由特殊功能寄存器、通用寄存器及運(yùn)算單元ALU等電路組成，每個(gè)通道單元還可再分為多個(gè)子通道單元。數(shù)據(jù)通道頂層模型如圖1所示，數(shù)據(jù)主要在數(shù)據(jù)總線及各數(shù)據(jù)通道單元中流動(dòng)，由一條雙向數(shù)據(jù)總線完成每個(gè)數(shù)據(jù)組元的讀寫操作，充當(dāng)每個(gè)組元源總線及目的總線雙重功能，并由特定電路完成總線數(shù)據(jù)的讀寫操作。該數(shù)據(jù)通道模型的最大特點(diǎn)為：通過n個(gè)子通道選擇信號(hào)，各數(shù)據(jù)通道單元內(nèi)部可再分為n個(gè)子數(shù)據(jù)通道，由1/n譯碼器實(shí)現(xiàn)每一個(gè)時(shí)刻只有一條子通道選通。上層的數(shù)據(jù)通道控制信號(hào)仍然有效，作為子層數(shù)據(jù)通道的公共開關(guān)。依次類推，該數(shù)據(jù)通道模型可以是多層的。數(shù)據(jù)通道層次模型如圖2所示。

數(shù)據(jù)通道模型內(nèi)數(shù)據(jù)的流動(dòng)在時(shí)間軸上是時(shí)刻向前的，而數(shù)據(jù)流動(dòng)的軌跡則呈現(xiàn)為相互環(huán)繞的螺旋形。