許多高性能混合信號產(chǎn)品,如高速模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)、捷變射頻(RF)收發(fā)器、時鐘、專用集成電路(ASIC)和現(xiàn)場可編程門陣列(FPGA)等,需要超低噪聲、低壓差(LDO
摘要 相位噪聲是時鐘、射頻頻綜最為關注的技術指標之一。影響鎖相環(huán)相噪的因素有很多,比如電源、參考源相噪、VCO自身的相噪、環(huán)路濾波器的設置等。其中,電源引入的低頻
為了解決電力載波通信系統(tǒng)中LDO供電模塊常用單芯片而導致板上成本及面積增加的問題。文中將LDO集成進系統(tǒng)芯片來為數(shù)字及模擬模塊分別供電,同時采用平滑極點跟隨技術來解決
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王洪陽
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