邏輯信號(hào)的長(zhǎng)延時(shí)電路圖

時(shí)間：2008-09-17 20:43:13

關(guān)鍵字：信號(hào) 電路圖延時(shí)電路時(shí)鐘信號(hào)

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[導(dǎo)讀]如果想要使串行輸入邏輯信號(hào)Vt延時(shí)輸出，則可以采用如圖所示的電路。此電路采用一片RAM和一片二進(jìn)制計(jì)數(shù)器，二者采用同一時(shí)鐘信號(hào)CP。在時(shí)鐘信號(hào)前半周期內(nèi)，計(jì)數(shù)器內(nèi)容加1，其輸出作為讀出數(shù)據(jù)的地址。在時(shí)鐘信號(hào)后

如果想要使串行輸入邏輯信號(hào)Vt延時(shí)輸出，則可以采用如圖所示的電路。此電路采用一片RAM和一片二進(jìn)制計(jì)數(shù)器，二者采用同一時(shí)鐘信號(hào)CP。在時(shí)鐘信號(hào)前半周期內(nèi)，計(jì)數(shù)器內(nèi)容加1，其輸出作為讀出數(shù)據(jù)的地址。在時(shí)鐘信號(hào)后半周期內(nèi)，新的輸入內(nèi)容Vf寫入到同一單元，此信號(hào)須經(jīng)過td=2n+1Tcp時(shí)間才被讀出，此處Tcp為時(shí)鐘信號(hào)周期。

邏輯<strong 信號(hào)的長(zhǎng)延時(shí)電路圖 src="/21ic_image/21icimage/200903/96904bf4bf0c3fa03e9e8599f4b38505.jpg" width=600 border=0>