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[導(dǎo)讀]中國,2007年2月1日 – 代號為VERTIGO(嵌入式系統(tǒng)設(shè)計驗(yàn)證平臺)的戰(zhàn)略目標(biāo)研究項(xiàng)目致力于確保歐洲電子工業(yè)在嵌入式系統(tǒng)領(lǐng)域繼續(xù)保持競爭優(yōu)勢。該項(xiàng)目是由歐盟委員會在

中國,2007年2月1日 – 代號為VERTIGO(嵌入式系統(tǒng)設(shè)計驗(yàn)證平臺)的戰(zhàn)略目標(biāo)研究項(xiàng)目致力于確保歐洲電子工業(yè)在嵌入式系統(tǒng)領(lǐng)域繼續(xù)保持競爭優(yōu)勢。該項(xiàng)目是由歐盟委員會在歐盟第六期研究框架計劃的信息社會科技(IST)領(lǐng)域內(nèi)發(fā)起的,該項(xiàng)目整合了意法半導(dǎo)體、Aerielogic、TransEDA以及四所歐洲大學(xué)的優(yōu)勢互補(bǔ)性專業(yè)技術(shù);意法半導(dǎo)體是世界最大的半導(dǎo)體制造商之一,并是系統(tǒng)芯片(SoC)技術(shù)的領(lǐng)導(dǎo)者,Aerielogic和TransEDA是設(shè)計驗(yàn)證工具的專業(yè)廠商;四所大學(xué)分別是Link pings (瑞典), Southampton (英國), Tallinn (Estonia)和Verona (意大利)。這個項(xiàng)目的目標(biāo)是針對以可配置平臺為核心的嵌入式設(shè)計,開發(fā)一個加強(qiáng)架構(gòu)的建模、集成和驗(yàn)證的系統(tǒng)方法。

嵌入式系統(tǒng)是含有至少一個處理器及其相關(guān)的存儲器以及執(zhí)行特殊功能的外設(shè)的復(fù)雜電路。這些功能包括系統(tǒng)通過協(xié)議(USB或CAN)與外界通信的功能。PC用戶可以隨時選擇安裝和運(yùn)行何種程序,與PC機(jī)不同的是,嵌入式系統(tǒng)執(zhí)行一套特殊的任務(wù)。因此,嵌入式系統(tǒng)包括系統(tǒng)的所有軟硬件。嵌入式系統(tǒng)的實(shí)例有很多,從控制電動工具或家電的低價微控制器,到機(jī)頂盒等設(shè)備中使用高度復(fù)雜的系統(tǒng)芯片,都屬于嵌入式系統(tǒng)范疇。

因?yàn)榻裉斓南冗M(jìn)的嵌入式系統(tǒng)可能含有數(shù)百萬支晶體管,所以投入資源或時間給每種應(yīng)用設(shè)計新的硬件是行不通的。相反,基于平臺的解決方案被廣泛用于把普通硬件模塊配置成適用于某一特定應(yīng)用的硬件設(shè)計中。

VERTIGO項(xiàng)目致力于彌補(bǔ)系統(tǒng)級建模和交易級執(zhí)行的驗(yàn)證與傳統(tǒng)的RTL(寄存器傳輸級)提交描述之間的差距。雖然VERTIGO不會涉及行為級綜合,但是,無論使用何種改進(jìn)工藝,該項(xiàng)目仍將簡化不同交易級模型(TLM)的一致性驗(yàn)證和RTL級驗(yàn)證。研究案例來自意法半導(dǎo)體開發(fā)的嵌入式系統(tǒng),這些案例將重點(diǎn)介紹與TLM和RTL級相關(guān)的混合級/混合語言流程。

Umberto Rossi是意法半導(dǎo)體的功能驗(yàn)證支持主管,即VERTIGO項(xiàng)目的負(fù)責(zé)人,他說:“我們希望在VERTIGO上取得幾項(xiàng)技術(shù)突破。開發(fā)TLM和RTL共用的表達(dá)式覆蓋準(zhǔn)則,促進(jìn)不同抽象層之間的系統(tǒng)驗(yàn)證,是開發(fā)工作中的最重要的部分。”

VERTIGO項(xiàng)目將研究幾項(xiàng)有助于不同階段設(shè)計流程的建模和驗(yàn)證(軟件、TLM-級、RTL-級、模塊級和系統(tǒng)級)的形式方法,以及結(jié)合基于仿真的驗(yàn)證方法(動態(tài)驗(yàn)證)的綜合方法,將開發(fā)一種基于斷言的驗(yàn)證(ABV)方法,這種方法可用于強(qiáng)調(diào)TLM的動靜態(tài)兩種驗(yàn)證方法,并含有用于測量動靜態(tài)驗(yàn)證覆蓋的相關(guān)度量。最后,項(xiàng)目團(tuán)隊(duì)將設(shè)計一個能夠促進(jìn)嵌入式平臺測試軟件例程開發(fā)的軟硬件共同驗(yàn)證環(huán)境的原型。

VERTIGO的驗(yàn)證標(biāo)準(zhǔn)和OSCI的開發(fā)以及TLM標(biāo)準(zhǔn)化都將參考公共聯(lián)盟像Accelera的發(fā)展計劃。

VERTIGO項(xiàng)目于2006年6月1日啟動,定于2008年11月30日結(jié)束。該項(xiàng)目符合歐盟第六期研究框架計劃(FP6) 2002 – 2006的信息、社會與科技(IST)項(xiàng)目的“嵌入式系統(tǒng)”的戰(zhàn)略目標(biāo),詳情查閱:http://cordis.europa.eu/ist /embedded:“給嵌入在智能器件內(nèi)的軟硬件系統(tǒng)開發(fā)下一代建模、設(shè)計、實(shí)施和操作的技術(shù)、方法、工具。一個端到端的系統(tǒng)愿景將會允許創(chuàng)建注重成本效益的高性能、高可信度、上市時間短、部署快速的環(huán)境智能系統(tǒng)。”

Vertigo項(xiàng)目詳情請登錄網(wǎng)站: www.vertigo-project.eu

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