20和14奈米先進制程的極紫外光微影(EUV)制程與多重電子束(MEB)無光罩微影技術尚未完備，且生產(chǎn)成本仍大幅超出市場預期，量產(chǎn)時程延緩將在所難免。因此，在先進制程技術面臨關卡之際，臺積電積極鎖定三維晶片(3D IC)商機，并展開關鍵的矽穿孔(TSV)技術布局，以進一步擴大晶圓代工范疇與獲利來源。

臺積電先進模組技術發(fā)展資深處長余振華表示，未來3D IC的設計挑戰(zhàn)包括矽穿孔制程、薄晶圓處理與提升已知良裸晶的比率，要進入量產(chǎn)仍有一段長遠的路要走。
臺積電研發(fā)副總經(jīng)理林本堅表示，臺積電一直戮力推升制程技術來維持摩爾定律的步調(diào)，目前28奈米采用的光微影制程已可在每個關鍵層上進行多重曝光(Multple Patterning)，進而降低成本及提高設計彈性。然而，就臺積電原先規(guī)畫每兩年即走入下一代制程的腳步而言，28奈米要在2011年邁開量產(chǎn)步伐已有所延宕。主因在于全球半導體產(chǎn)業(yè)在下半年陷入一團景氣迷霧，影響廠商投片意愿趨向保守，故預計28奈米在今年第四季僅可小幅試產(chǎn)，明年初高通(Qualcomm)、Altera、賽靈思(Xilinx)及NVIDIA訂單陸續(xù)到位后才能進入量產(chǎn)。

林本堅也透露，針對20和14奈米先進制程應用的EUV及MEB工具估計在2012～2013年方能完備，目前20奈米晶圓試產(chǎn)仍須透過多重曝光技術，致使成本加劇且效率減半，在2013年步入量產(chǎn)的進度明顯落后。再加上14奈米晶圓將以EUV或MEB技術產(chǎn)出仍未做出最終決定，而試產(chǎn)結果每小時曝光量更低于一百片的期望值約十倍，成本遠高于市場可接受度，故原訂于2015年啟動量產(chǎn)的計劃亦難以達標。

在先進制程頻頻碰壁之下，臺積電亟欲掌握3D IC蓄勢待發(fā)的商機，并藉晶圓廠的整合能力將觸角伸及封裝領域，以填補未來營收因先進制程導入速度不如預期的空缺。臺積電先進模組技術發(fā)展資深處長余振華指出，行動裝置輕薄短小的設計風潮，已帶動晶片架構的典范轉(zhuǎn)移，逐步朝System Scaling的立體堆疊形式發(fā)展，以提高效能并縮減占位空間；而臺積電正積極發(fā)展3D IC架構的關鍵技術--矽穿孔，并結合現(xiàn)有的晶圓級封裝(WLP)與可堆疊式封裝(PoP)打造完整的3D IC流程解決方案，進一步瞄準未來行動裝置及云端設備對3D IC的殷切需求，搶先卡位市場商機。

值得一提的是，關于3D IC的生產(chǎn)流程須在前端晶圓代工制程進行穿孔，亦或在后端封裝(OSAT)制程才執(zhí)行，仍處在一片激烈的唇槍舌戰(zhàn)中。余振華認為，在晶圓代工階段即導入矽穿孔制程，對晶片業(yè)者來說較具競爭力，因為晶圓廠對整個晶片設計的掌握度較佳且新投入設備成本較少，能快速完成IC與銅線的立體疊合，藉以滿足客戶控管生產(chǎn)成本及加快產(chǎn)品上市時程的考量。此外，晶片走入更先進制程后，更薄、更小的體積也將拉高矽穿孔的技術門檻，屆時，封裝廠勢必要投入更多設備，加諸大量成本于產(chǎn)出流程中，將與客戶的成本考量大相逕庭。

囿于臺積電積極拓展業(yè)務范疇，亦已引起封裝廠對其踩進地盤的疑慮，一場3D IC的競賽醞釀開打。日月光總經(jīng)理唐和明強調(diào)，3D IC雖被視為未來晶片發(fā)展趨勢，但目前整個供應鏈尚未明朗，預期要到2013年才望導入量產(chǎn)，因此現(xiàn)在討論封裝形式言猶過早。況且3D IC的全新架構帶來極大改變，并非僅著眼于前端或后端制程執(zhí)行矽穿孔，關鍵在于晶圓代工廠、元件整合制造商(IDM)及封裝廠如何創(chuàng)造新的垂直合作關系，簡而言之，人人皆可望分一杯羹。