Cadence設計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布富士通半導體有限公司已經(jīng)采用Cadence Encounter Timing System(ETS)進行時序簽收，此前富士通半導體集團公司旗下的富士通半導體和富士通VLSI有限公司的工程師們完成了一系列ASIC/ASSP和SoC設計的全面對比。使用Cadence的技術(shù)，富士通半導體表示99%的hold violation問題可通過ECO流程在一個周期內(nèi)解決。此外，對于setup time的影響可以忽略不計，比起其他供應商的簽收產(chǎn)品，還實現(xiàn)了更好的可布線性。Cadence ETS為設計流程、ECO和最終簽收提供了全面的物理感知的多模式、多邊際(MMMC)分析。

時序簽收收斂正在成為一個越來越重要的瓶頸，因為分析所需的模式和邊際種類在增加，實現(xiàn)與簽收時序工具之間的時序結(jié)果也有偏差。此外，當今設計的復雜性要求能夠在ECO時完成物理感知型MMMC簽收，以實現(xiàn)快速時序收斂。為實現(xiàn)此目標，就需要物理和簽收設計工具之間的深度結(jié)合，以及軟件架構(gòu)的全新方法。如今這都可以用Cadence ETS以不同方式完成。Encounter時序系統(tǒng)的物理感知時序ECO符合富士通的質(zhì)量標準，已經(jīng)被應用于其生產(chǎn)參考設計流程。

“在謹慎的研究之后，我們確定Cadence簽收技術(shù)是將我們的芯片付諸簽收的非常有效的途徑，”富士通半導體有限公司IP及技術(shù)開發(fā)部SoC設計工程部門副總裁Akihiro Yoshitake說，“多模式、多邊際時序分析和物理感知簽收時序優(yōu)化提供了在最終時序驗證階段修復剩余時序違例問題的關鍵元素。我們認為包含這些功能的Cadence簽收解決方案將會進一步提高我們設計流程的時序收斂效率。”

Cadence Encounter 時序系統(tǒng)和QRC Extraction是設計實現(xiàn)環(huán)境中的關鍵組成部分。他們之間的密切配合改進了設計流程中的時序收斂，大大縮短了設計收斂所需的時間。傳統(tǒng)流程需要物理實現(xiàn)與簽收之間的連續(xù)、多步驟的迭代過程，而Cadence數(shù)字實現(xiàn)流程內(nèi)置的簽收技術(shù)可以幫助富士通半導體減少因決定新單元擺放所導致的ECO往復次數(shù)，同時為其大型高性能設計優(yōu)化性能與面積。

“在最新的高級工藝節(jié)點上，全面的多模式、多邊際優(yōu)化設計與簽收ECO流程是保持設計進度可控以及提供卓越芯片成品的必要條件，”Cadence硅實現(xiàn)部門高級副總裁Chi-Ping Hsu博士說，“Encounter Timing System提供了當今獨一無二的功能，為我們的用戶提供了極大的競爭優(yōu)勢。我們很高興與富士通半導體那樣的領先企業(yè)緊密合作，幫助改進成品芯片質(zhì)量和快速上市。”