臺積電正多管齊下打造兼顧效能與功耗的新世代處理器。為優(yōu)化處理器性能并改善晶體管漏電流問題，臺積電除攜手硅智財業(yè)者，推進(jìn)鰭式晶體管(FinFET)制程商用腳步外，亦計劃從晶圓導(dǎo)線(Interconnect)和封裝技術(shù)著手，加速實現(xiàn)三維芯片(3D IC);同時也將提早布局新一代半導(dǎo)體材料，更進(jìn)一步提升晶體管傳輸速度。

臺積電先進(jìn)組件科技暨TCAD部門總監(jiān)CarlosH.Diaz提到，臺積電亦已開始布局10奈米制程，正積極開發(fā)相關(guān)微影技術(shù)。

臺積電先進(jìn)組件科技暨技術(shù)型計算機(jī)輔助設(shè)計(TCAD)部門總監(jiān)CarlosH.Diaz表示，由于行動處理器須兼具高效能、低功耗價值，且每一代產(chǎn)品更迭迅速，因此晶圓廠已不能單純從制程微縮的角度出發(fā)，必須著眼晶圓制程相關(guān)的各個環(huán)節(jié)，方能滿足IC設(shè)計業(yè)者需求。基于此一概念，臺積電將同步改良晶體管、導(dǎo)線及封裝結(jié)構(gòu)，以提高芯片晶體管密度、傳輸速度，并降低漏電流。

Diaz指出，臺積電將一改過去花2年時間跨入下一個制程世代的規(guī)劃，2014年發(fā)表20奈米(nm)方案后，將提早1年在2015年推出16奈米FinFET，以3D結(jié)構(gòu)增加晶體管密度并減少漏電流情形。該公司正攜手安謀國際(ARM)、Imagination推動FinFET試產(chǎn)，并加緊研發(fā)水浸潤式微影(WaterImmersionLithography)雙重曝光(Double-patterning)技術(shù)，以及極紫外光(EUV)單曝光(SingleExposure)，期提早跨越量產(chǎn)成本門坎。

Diaz也透露，就目前與Imagination的技術(shù)合作進(jìn)展來看，預(yù)估2015年16奈米FinFET正式上市后，相較于現(xiàn)有28奈米處理器，內(nèi)建GPU將達(dá)到十倍以上的每秒浮點運(yùn)算次數(shù)(FLOPS)，并將擴(kuò)增四倍以上頻寬，有助在更小的GPU單位面積下，激發(fā)更多運(yùn)算效能。

至于晶圓導(dǎo)線和封裝結(jié)構(gòu)部分，臺積電也計劃以2.5D/3DIC方案，克服高密度芯片整合、散熱和連接功耗等問題。Diaz強(qiáng)調(diào)，平面式芯片已逐漸面臨效能、功耗改善的瓶頸，晶圓廠須取法3D晶體管概念，利用硅穿孔(TSV)等封裝技術(shù)革新，達(dá)成芯片子系統(tǒng)堆棧設(shè)計;同時還須針對晶圓后段導(dǎo)線制程(BEOL)導(dǎo)入新一代低介電常數(shù)(LowK)材質(zhì)，以縮減金屬導(dǎo)線互連的電阻電容延遲(RCDelay)。

據(jù)悉，目前臺積電已透過獨家CoWoS2.5D制程，成功堆棧邏輯芯片與WideI/O內(nèi)存，未來終極目標(biāo)系將手機(jī)內(nèi)部所有芯片子系統(tǒng)融合在一起，實現(xiàn)超高整合度的晶圓系統(tǒng)層級設(shè)計。

除了在硅晶圓上下功夫外，晶圓廠也須開發(fā)新的半導(dǎo)體材料。Diaz指出，隨著半導(dǎo)體制程加速演進(jìn)，硅材料的物理極限已近在咫尺，驅(qū)動晶圓廠提早展開換料布局，包括三五族(III-V)、鎳或鍺等材料均是極具發(fā)展?jié)摿Φ奶娲x項。為鞏固晶圓代工市場龍頭地位，臺積電已在全球各個知名大學(xué)、研究機(jī)構(gòu)發(fā)起下世代半導(dǎo)體材料研究計劃，藉以強(qiáng)化晶圓生產(chǎn)各段的技術(shù)能量。