VHDL所描述的內(nèi)容最終是要通過(guò)硬件實(shí)現(xiàn)的。傳統(tǒng)的VHDL的應(yīng)用方式是獲得兩種物理實(shí)現(xiàn)之一，即FPGA/CPLD或ASIC。但是，目前VHDL的應(yīng)用具有一種新的形式，即由VHDL形成知識(shí)產(chǎn)權(quán)核或稱(chēng)IP核(Intellectual Property Core)。IP核逐漸以商品的形式出現(xiàn)在市場(chǎng)上，而且正以每年30%以上的速度增長(zhǎng)，VHDL在這方面的應(yīng)用愈來(lái)愈多。

比如，F(xiàn)PGA/CPLD廠商在FPGA/CPLD中預(yù)先嵌入IP核，如微控制器(MCU)，數(shù)字信號(hào)處理器(DSP)，典型模擬電路，模/數(shù)(A/D)轉(zhuǎn)換器，數(shù)/模(D/A)轉(zhuǎn)換器等，為FPGA/CPLD增加了功能。FPGA/CPLD正在向可編程片上系統(tǒng)(SoPC)方向發(fā)展。

ASIC則強(qiáng)調(diào)采用IP復(fù)用(IP Reuse)設(shè)計(jì)方法來(lái)縮短其面市時(shí)間，降低其投片試制風(fēng)險(xiǎn)。

上述兩個(gè)方向的技術(shù)發(fā)展都與新興的IP核技術(shù)有關(guān)。IP核可分為軟核、固核、硬核三種。

軟核(Soft IP Core)是指前面所說(shuō)的EDA芯片設(shè)計(jì)的第二階段，即寄存器級(jí)(RTL級(jí))的設(shè)計(jì)結(jié)果，且經(jīng)過(guò)了RTL級(jí)仿真驗(yàn)證。

固核(Firm IP Core)是指我們前面所說(shuō)的EDA芯片設(shè)計(jì)的第四階段的結(jié)果，即經(jīng)過(guò)了FPGA實(shí)物驗(yàn)證的設(shè)計(jì)結(jié)果。

硬核(Hard IP Core)同樣是所說(shuō)的EDA芯片設(shè)計(jì)的第四階段的結(jié)果，但特別針對(duì)經(jīng)過(guò)了ASIC工藝驗(yàn)證的設(shè)計(jì)結(jié)果。

很顯然，從FPGA的角度看固核最有價(jià)值。而從ASIC角度看則硬核最有價(jià)值，因?yàn)橐獙⒐毯宿D(zhuǎn)化成硬核具有我們已提到過(guò)的投片風(fēng)險(xiǎn)。軟核則由于它與工藝和器件均無(wú)關(guān)，具有高度的靈活性，從而具有其獨(dú)特的價(jià)值。作為電路與系統(tǒng)或IC設(shè)計(jì)工程師和研究人員，必須具備讀懂和研發(fā)軟核、固核的能力。