從確切意義來講，信號(hào)完整性(SI)有助于確保信號(hào)在分配的時(shí)間之內(nèi)以正確的邏輯值可靠地傳輸?shù)郊榷康牡?。過去幾年中，由于IC設(shè)計(jì)從130納米發(fā)展到90納米再到65納米，SI問題變得日益復(fù)雜，如今，SI分析已需要從三個(gè)截然不同的方向進(jìn)行：IR壓降分析、功能噪聲分析，以及噪聲對(duì)時(shí)序影響的分析。

    由于主流分析及實(shí)現(xiàn)工具均已開始集成SI功能，很容易讓人誤以為SI問題已得到解決，但其實(shí)不然。事實(shí)上，必須對(duì)現(xiàn)有SI分析技術(shù)作出重大改進(jìn)，以減少錯(cuò)誤。此外，近年來對(duì)低功率設(shè)計(jì)的側(cè)重，以及工藝技術(shù)向45納米的發(fā)展，都催生了更多的亟待解決的SI分析問題。從長遠(yuǎn)來看，我們必須以與目前截然不同的方式去考慮SI分析。

    低功率設(shè)計(jì)帶來的SI新挑戰(zhàn)

    業(yè)界在向65納米節(jié)點(diǎn)變遷過程中，迫切需要低功率設(shè)計(jì)，但隨之而來的是新的SI挑戰(zhàn)，如圖1所示。究其原因，首先可歸結(jié)于低功率設(shè)計(jì)一般都采用多種電壓，可能導(dǎo)致不同電壓信號(hào)之間產(chǎn)生耦合。較之相同電壓信號(hào)之間的耦合，從較高電壓向較低電壓的耦合要強(qiáng)得多。多電源電壓(Vdd)設(shè)計(jì)還需要使用電平轉(zhuǎn)換器。由于電路的復(fù)雜性，要驗(yàn)證電平轉(zhuǎn)換器不受噪聲問題的影響更加困難。

    此外，低功率設(shè)計(jì)使用了多閾值電壓值(Vt)門電路。高Vt的器件往往具有更高的保持阻抗，從而更易受串?dāng)_的影響。另一方面，Vt較低器件作為干擾傳遞者情形更糟糕，因?yàn)樗鼈兊霓D(zhuǎn)換速度較快。而且，它們?cè)谳斎攵诉€往往對(duì)波形影響更敏感。

    圖2所示為65納米工藝Spice仿真結(jié)果的一個(gè)典型例子。第一部分圖2a顯示的是受干擾者(victim)驅(qū)動(dòng)器門電路Vt為低、中、高時(shí)，產(chǎn)生的噪聲波形。顯然，作為被干擾者，高Vt器件是最差的單元，產(chǎn)生的串?dāng)_噪聲最大。低Vt器件產(chǎn)生的噪聲最小，中Vt器件介于二者之間。

    第二部分圖2b顯示，在低、中、高Vt器件的輸入端分別加上相同的輸入噪聲時(shí)，低Vt器件由于驅(qū)動(dòng)力高得多，傳播的噪聲也最大，而高Vt器件傳輸?shù)脑肼曌钚?。總體而言，這表明低功率設(shè)計(jì)中，需要謹(jǐn)慎處理時(shí)序、功率和噪聲的權(quán)衡取舍問題。

    低功率設(shè)計(jì)的另一個(gè)要素，是為了節(jié)省電力消耗，需要對(duì)芯片不同部分進(jìn)行導(dǎo)通和關(guān)斷。導(dǎo)通和關(guān)斷過程在電源軌中產(chǎn)生瞬態(tài)效應(yīng)，這可能對(duì)電路中仍在工作的其它部分造成影響。

    動(dòng)態(tài)電壓和頻率調(diào)整(DVFS)是一種旨在降低功耗、延長電池壽命的技術(shù)。利用這種技術(shù)，設(shè)計(jì)人員能夠在芯片運(yùn)行的同時(shí)動(dòng)態(tài)地為不同模塊設(shè)置不同的電壓或不同的頻率。當(dāng)采用DVFS技術(shù)時(shí)，設(shè)計(jì)人員需要針對(duì)每個(gè)模塊所允許的電壓和頻率的所有可能組合，對(duì)芯片性能進(jìn)行驗(yàn)證，這大大增加了電氣分析的復(fù)雜性和時(shí)間要求。而使用傳統(tǒng)分析解決方案的另一項(xiàng)考慮因素，是每一個(gè)電壓點(diǎn)都需要不同的庫。

圖1：低功率領(lǐng)域的信號(hào)完整性分析

圖2a：高Vt器件產(chǎn)生較大噪聲，b：低Vt器件傳播噪聲最大

    65納米SI分析挑戰(zhàn)

    在向65納米工藝變遷過程中，除了低功率設(shè)計(jì)方面的考慮，其它的一些SI問題也開始涌現(xiàn)。Vt和Vdd間的差距隨電壓調(diào)整在不斷減小。由于(Vdd-Vt)²對(duì)性能的影響重大，故電壓變化對(duì)門電路的延遲和抗擾性有著顯著的影響。

    電壓變化也以非線性的方式影響延遲和波形。對(duì)門電路性能造成顯著影響的還有溫度。在高密度芯片中，芯片上的溫度變化可達(dá)50攝氏度。這種變化對(duì)門電路的性能和信號(hào)的保真度產(chǎn)生負(fù)面影響。

圖3顯示了65納米工藝中串?dāng)_毛刺(crosstalk glitch)傳播如何受Vdd變化的影響。

圖3a：Vdd變化對(duì)毛刺傳播的影響，b：工藝變化對(duì)毛刺傳播的影響    目前，設(shè)計(jì)人員是采用芯片變異(OCV)因數(shù)來計(jì)算Vdd變化和芯片上的溫度變化。然而，在65納米及更小節(jié)點(diǎn)時(shí)，由于這種變量加大，OCV因數(shù)及其相關(guān)保護(hù)間隔(guard banding)極可能非常大，這時(shí)，需要一種能夠提供電壓和溫度處理特定實(shí)例的新方案。

    盡管一直以來大量注意力都放在工藝變異(process variations)及其對(duì)純時(shí)序的影響上面，但實(shí)際上，工藝變異對(duì)芯片上所有信號(hào)的保真度都有影響。圖3顯示了輸入噪聲波形完全相同時(shí)，通過低Vt器件傳播的噪聲是如何作為閾值電壓的函數(shù)隨閾值電壓值從一端移動(dòng)到另一端而變化的。顯然，所有信號(hào)的保真度和完整性必須在這些工藝變異的環(huán)境中進(jìn)行分析。

    此外，軟錯(cuò)誤也開始成為65納米工藝芯片中影響保真度的越來越重要的原因。它們是由封裝材料(例如鉛)中的粒子或放射性雜質(zhì)引起的。一遇沖擊，這些粒子可能往芯片中注入大量電荷，使存儲(chǔ)在芯片中的邏輯值發(fā)生暫時(shí)改變。在非存儲(chǔ)器部件中，軟錯(cuò)誤不會(huì)引起什么問題。但隨著存儲(chǔ)器件密度的提高和電源電壓的下降，軟錯(cuò)誤的發(fā)生幾率在增加。

    減輕悲觀情緒，探尋解決之道

    若所有這些新的障礙都存在，我們應(yīng)該如何改進(jìn)現(xiàn)有SI分析技術(shù)，以應(yīng)對(duì)65及45納米設(shè)計(jì)挑戰(zhàn)？一個(gè)好的開端，就是減輕對(duì)工藝技術(shù)預(yù)設(shè)的悲觀情緒。例如，盡管對(duì)利用現(xiàn)有技術(shù)進(jìn)行功能性噪聲分析的評(píng)估尚不算過分悲觀，但在計(jì)算噪聲對(duì)時(shí)序影響時(shí)卻太過悲觀。

    一般而言，分析工具都確立了一種假設(shè)，即設(shè)計(jì)的全部路徑中皆存在最壞情況。它們分析設(shè)計(jì)路徑中每一個(gè)網(wǎng)格可能被相鄰網(wǎng)格最嚴(yán)重干擾的情況。當(dāng)然，在大多數(shù)電路的工作情形中，最壞的情況實(shí)際上不會(huì)發(fā)生。較高級(jí)別的算法考慮和門級(jí)邏輯約束可以防止許多干擾源聚集在一起相互交換的情形發(fā)生。 

    減輕設(shè)計(jì)人員在SI分析中的悲觀情緒的方法之一，是在任何可能的地方都要考慮到邏輯關(guān)系，這樣一來，那些明顯不能聚集在一起交換的信號(hào)就不被視為同時(shí)干擾者。另一個(gè)方法是利用隨機(jī)分析技術(shù)來模擬較為實(shí)際的環(huán)境而非絕對(duì)的最壞情況。盡管這種方法本身存在風(fēng)險(xiǎn)，對(duì)建立(setup)分析仍不失為相當(dāng)安全。 [!--empirenews.page--]

    還有一種減輕SI分析悲觀情緒的方法，即采用更實(shí)際的模型來計(jì)算串?dāng)_引起的延遲變化。考慮到某一特定噪聲對(duì)路徑的總體影響而不單單是對(duì)出現(xiàn)串?dāng)_的網(wǎng)格的影響，這一點(diǎn)十分重要。這種基于路徑的對(duì)準(zhǔn)(path-based alignment)方法通過產(chǎn)生最壞情況下的路徑(而非網(wǎng)格)延遲變化，可顯著降低悲觀情緒。

    在分析IR壓降的影響時(shí)，分析工具考慮的也是最壞情況。當(dāng)執(zhí)行噪聲分析或時(shí)序分析時(shí)，采用動(dòng)態(tài)IR壓降分析，并考慮到IR壓降事件和噪聲事件之間的暫時(shí)關(guān)系，可有助于利用唯一的實(shí)際IR壓降值來減低悲觀情緒。

    傳統(tǒng)上，我們利用靜態(tài)時(shí)序來提取電氣行為。靜態(tài)時(shí)序把電氣行為轉(zhuǎn)換為一組可為設(shè)計(jì)人員所用的簡單數(shù)字，比如到達(dá)時(shí)間和寬裕時(shí)間(slack)。此外，基本的分析基礎(chǔ)架構(gòu)也采用非常簡單的電氣模型。

    當(dāng)串?dāng)_問題變得嚴(yán)重時(shí)，分析工具需要改變它們的計(jì)算模型，增加一些靜態(tài)時(shí)序分析量，比如Delta延遲，以此獲得更接近真實(shí)的電氣行為。雖然這使得靜態(tài)時(shí)序分析層級(jí)上的表征相當(dāng)抽象，但基本的計(jì)算程序必須盡量模擬真實(shí)波形。隨著設(shè)計(jì)發(fā)展到納米級(jí)，主要的基礎(chǔ)架構(gòu)和計(jì)算模型將需要保有更多的電氣信息，并通常需要在波形級(jí)執(zhí)行更多類模擬的計(jì)算。

    對(duì)于基于路徑的對(duì)準(zhǔn)和動(dòng)態(tài)電壓波形等新方法的需求正是這種趨勢(shì)的實(shí)例。雖然最終結(jié)果極可能仍然是以數(shù)字術(shù)語的形式出現(xiàn)，但計(jì)算方法將從抽象模型向電氣精確度更高的模型轉(zhuǎn)變。設(shè)計(jì)人員將能夠根據(jù)被分析的電路部分的重要程度來采用不同級(jí)別的精度。例如，對(duì)一組關(guān)鍵路徑，我們可以依靠全部Spice級(jí)仿真來確定。這種仿真方法已被用于高性能芯片的時(shí)鐘樹設(shè)計(jì)。

    重新定義信號(hào)完整性

    倘若上述所有因素都存在，我們就需要對(duì)信號(hào)完整性的概念進(jìn)行重新定義。我們必須考慮到影響信號(hào)保真度的所有事件，并開發(fā)出能夠在電路中傳播真實(shí)波形的技術(shù)。大多數(shù)SI影響可被認(rèn)為是影響在電路中移動(dòng)的“虛擬”波形的事件。目前單獨(dú)執(zhí)行的檢查中，有大多數(shù)都可改為檢查這些波形即可。

    目前的噪聲、時(shí)序和功率分析的基礎(chǔ)架構(gòu)通常都是彼此分開的。盡管這些工具都各自執(zhí)行自己的設(shè)計(jì)圖表遍歷(traversal)，但它們之間仍然存在明顯的相互作用。不過，由于是分別單獨(dú)遍歷，這些工具產(chǎn)生的設(shè)計(jì)圖表信息可能不一致。而基于單一設(shè)計(jì)視圖的分析系統(tǒng)可以解決這一問題，因?yàn)樗峁┑臅r(shí)序、功率和噪聲視圖是一致的。

    類似的，目前常用的一種方法是利用單獨(dú)的計(jì)算程序來執(zhí)行噪聲和時(shí)序的計(jì)算，這致使每一個(gè)計(jì)算程序所看到的電氣視圖都不盡相同。如果采用一致且單一的電氣視圖，將有助于確保計(jì)算按前后一致的方式得以完成。雖然迄今這尚非燃眉之急，但在計(jì)算電氣性能有關(guān)參數(shù)變化處理的敏感度時(shí)，它將變得日益重要。

    敏感度計(jì)算比計(jì)算基本電氣量的計(jì)算要棘手得多?；痉至?比如噪聲和延遲)電氣計(jì)算中很小的矛盾將在其衍生計(jì)算中表現(xiàn)為極大的矛盾。換言之，現(xiàn)在的小麻煩將變?yōu)槊魅盏脑O(shè)計(jì)障礙。

    當(dāng)前電氣分析方法遺漏的一個(gè)關(guān)鍵因素是性能和功率的權(quán)衡方法。這一點(diǎn)在存在工藝變異時(shí)尤為重要?！霸O(shè)計(jì)窗口”由性能和功率定義，但二者背道而馳。

    總的來說，高性能部件往往泄漏較高，耗能也較大，而具有低泄漏和功率標(biāo)記(signature)的部件一般性能都較低?？紤]到設(shè)計(jì)對(duì)工藝參數(shù)的敏感性，分析工具必需能夠提供一種以內(nèi)部關(guān)聯(lián)的方式評(píng)估實(shí)際范圍和功率及性能分布的方法。盡管存在這么多困難，有一點(diǎn)卻很清楚，即我們已開始向真正的信號(hào)完整性發(fā)展。盡管長路漫漫，挑戰(zhàn)不斷，但把握SI分析技術(shù)的發(fā)展歷程，將能夠推動(dòng)向65納米、45納米以及更先進(jìn)工藝的變遷。