【導(dǎo)讀】東芝為65nm以后工藝導(dǎo)入美國(guó)Cadence的參數(shù)提取工具    
    上方為目前的流程，下方為將來(lái)的流程　上方左起第二個(gè)方框（DVIP）是CMP模擬器。將來(lái)模擬器將嵌入QRC Extraction中。數(shù)據(jù)提供：美國(guó)Cadence。  
  
    分布處理的効果　左側(cè)橙色的兩個(gè)數(shù)據(jù)是FIRE ＆ ICE QX得出的。第三個(gè)是QRC Extraction（1CPU）的數(shù)據(jù)。后面是增加CPU后的處理時(shí)間。數(shù)據(jù)提供：美國(guó)Cadence。  

    美國(guó)Cadence Design Systems宣布，東芝在65nm芯片的設(shè)計(jì)流程中采用了Cadence的參數(shù)提取工具“QRC Extraction”（發(fā)表資料，英文）。QRC Extraction是整合了該公司的“FIRE & ICE QX”及“Assura Parasitic Extraction (RCX)”這兩種參數(shù)提取工具，支持65nm以后工藝的產(chǎn)品。  

    日本Cadence表示，QRC Extraction有兩個(gè)特點(diǎn)。一是，可實(shí)現(xiàn)與美國(guó)Cadence 3月份收購(gòu)的美國(guó)Praesagus的CMP（chemical mechanical polishing）模擬器的聯(lián)動(dòng)（上方圖）。另一特點(diǎn)是，能夠借助多個(gè)處理器進(jìn)行分布處理（下方圖）。  

    輸入CMP模擬器的處理結(jié)果，則可提取修正了深度方向誤差的參數(shù)。而此前基本上只對(duì)水平方向的誤差進(jìn)行修正。目前采用由QRC Extraction讀取Praesagus工具的處理結(jié)果的方式，Cadence計(jì)劃將來(lái)把二者整合在一起，使QRC Extraction本身包含Praesagus工具。  

    另外，QRC Extraction也與其他益華電腦產(chǎn)品一樣，設(shè)有L、XL、GXL等級(jí)。在Cadence的發(fā)表資料中，還介紹了東芝吉森崇（東芝半導(dǎo)體設(shè)計(jì)技術(shù)總監(jiān)）的觀點(diǎn)。