CEVA推出深層神經(jīng)網(wǎng)絡(luò)框架 加快低功耗嵌入式系統(tǒng)中機(jī)器學(xué)習(xí)技術(shù)的應(yīng)用

全球領(lǐng)先的蜂窩通信、多媒體和連接性DSP IP平臺授權(quán)廠商CEVA公司宣布推出實時神經(jīng)網(wǎng)絡(luò)軟件框架CEVA 深層神經(jīng)網(wǎng)絡(luò)（CEVA Deep Neural Network， CDNN），以簡化低功耗嵌入式

低功耗待測器件實現(xiàn)高精度低電流測量兩種方式

　　概述　　由于當(dāng)今的重點是綠色出行和打造移動設(shè)備和物聯(lián)網(wǎng)設(shè)備，因此實現(xiàn)集成電路和電子組件功耗最小化已成為器件制造商的夢想。功耗最低意味著實現(xiàn)所有集成電路和電子組件的電流消耗最低。為了對這

IDT推出為便攜式消費(fèi)應(yīng)用優(yōu)化的VersaClock可編程低功耗計時器件

IDT公司（Integrated Device Technology, Inc.）日前宣布，推出 IDT VersaClock 計時系列器件最新產(chǎn)品，VersaClock 低功耗器件是一種可編程時鐘生成器，專為電池供電的消費(fèi)應(yīng)用設(shè)計，包括智能手機(jī)、個人導(dǎo)航設(shè)備、MP

保證MCU低功耗 這五點很重要

低功耗是MCU的一項非常重要的指標(biāo)，比如某些可穿戴的設(shè)備，其攜帶的電量有限，如果整個電路消耗的電量特別大的話，就會經(jīng)常出現(xiàn)電量不足的情況，影響用戶體驗。 平時我們在

采用統(tǒng)一功率格式的SoC的低功耗設(shè)計方案

為了幫助日益壯大的設(shè)計隊伍，EDA行業(yè)必須為設(shè)計人員提供能夠使整個流程順利執(zhí)行的自動化解決方案。這些解決方案必須對功率進(jìn)行優(yōu)化，同時滿足所有其它的設(shè)計和市場要求，包括速度、成本和IC制造良率。 　　功率問題

低功耗MCU設(shè)計理念

MCU功耗來自何處 在開始討論低功耗MCU設(shè)計前，必須先探討MCU功耗的來源，其主要由靜態(tài)功耗及運(yùn)行功耗兩部分組成?？紤]實際的應(yīng)用，最后決定系統(tǒng)功耗性能指針則必須計算平均功耗。 運(yùn)行功耗 現(xiàn)代 M

嵌入式低功耗開發(fā)

不知從什么時候開始，隨便做個什么電子產(chǎn)品，至少是電池供電的，都要求低功耗特性了。好在市面上隨便什么芯片都敢在自己的數(shù)據(jù)手冊的第一頁赫然寫著低功耗。究竟怎樣算低功

解析FPGA低功耗設(shè)計

在項目設(shè)計初期，基于硬件電源模塊的設(shè)計考慮，對FPGA設(shè)計中的功耗估計是必不可少的。筆者經(jīng)歷過一個項目，整個系統(tǒng)的功耗達(dá)到了100w,而單片F(xiàn)PGA的功耗估計得到為20w左右，有點過高了，功耗過高則會造成發(fā)熱量增大，

atmega48的低功耗設(shè)計方案

本文主要介紹了atmega48單片機(jī)的特性，提出了其低功耗設(shè)計的一般方法，并以定時控制系統(tǒng)的設(shè)計為例，具體說明atmega48的低功耗設(shè)計方案。 隨著微電子技術(shù)和計算機(jī)技術(shù)的發(fā)展，尤其是微機(jī)在各個領(lǐng)域的

基于ARM處理器的低功耗的語音去噪系統(tǒng)設(shè)計

譜減法作為一種很有效的語音信號處理手段，廣泛應(yīng)用于現(xiàn)代語音增強(qiáng)系統(tǒng)中。針對低功耗設(shè)計的要求，本系統(tǒng)采用功耗低且功能強(qiáng)大的ARM芯片，用C語言編程將算法成功移植到ARM系統(tǒng)中，該系統(tǒng)功耗低，并有

基于嵌入式系統(tǒng)的低功耗軟件特征及其功能實現(xiàn)

引言低功耗是嵌入式電子產(chǎn)品必須具備的一個關(guān)鍵特性，在硬件技術(shù)飛速發(fā)展和日益完善的時候，已經(jīng)很難有功耗方面的突破了。所以現(xiàn)在降低產(chǎn)品功耗主要是依靠軟件來處理，必須

FPGA的功耗概念與低功耗設(shè)計研究

智慧城市需求加溫　低功耗物聯(lián)網(wǎng)技術(shù)與應(yīng)用并進(jìn)

智慧城市等物聯(lián)網(wǎng)應(yīng)用的發(fā)展，帶動了低功耗物聯(lián)網(wǎng)的需求。不同的通訊技術(shù)皆有其優(yōu)劣勢，必須將適當(dāng)?shù)募夹g(shù)導(dǎo)入在適當(dāng)?shù)膽?yīng)用才能達(dá)到最高效率。近年來亦有廠商提出支持多通訊協(xié)議的產(chǎn)品，讓開發(fā)者設(shè)計更靈活。

ADI公司的低功耗、單通道16位DAC支持高密度模擬輸出模塊，無須降額使用

Analog Devices, Inc. (ADI) 今日推出一款數(shù)模轉(zhuǎn)換器(DAC) AD5758。

基于ARM7的高性能低功耗LPC2000系列微控制器應(yīng)對嵌入式需求

突出特點 　　由于采用了ARM7TDMI-S內(nèi)核，LPC2000系列MCU工作頻率達(dá)60MHz,與其他8-bit產(chǎn)品相比具有更強(qiáng)的功能延展性。同時它借助片上存儲器加 模塊實現(xiàn)了“零等待訪問”高速閃存功能，提高了指令執(zhí)行的

基于FRAM的MCU為低功耗應(yīng)用提高穩(wěn)定性

安全性在包括智能手機(jī)配件、智能儀表、個人健康監(jiān)控、遙控以及存取系統(tǒng)等各種應(yīng)用中正在變得日益重要。要保護(hù)收益及客戶隱私，OEM 廠商必須采用安全技術(shù)加強(qiáng)系統(tǒng)的防黑客攻擊能力。對于大量這些應(yīng)用而

Synopsys設(shè)計平臺獲得TSMC工藝認(rèn)證，支持高性能7nm+工藝技術(shù)

全球第一大芯片自動化設(shè)計解決方案提供商及全球第一大芯片接口IP供應(yīng)商、信息安全和軟件質(zhì)量的全球領(lǐng)導(dǎo)者Synopsys(NASDAQ： SNPS)近日宣布，Synopsys 設(shè)計平臺獲得TSMC最新工藝認(rèn)證，符合TSMC最新版設(shè)計規(guī)則手冊(DRM)規(guī)定的7-nm FinFET Plus先進(jìn)工藝技術(shù)的相關(guān)規(guī)范。

Arm發(fā)布Artisan®物理IP，將加速基于臺積電22nm ULP/ULL平臺的主流移動和物聯(lián)網(wǎng)設(shè)備SoC設(shè)計

近日，Arm宣布旗下Arm®Artisan®物理IP將應(yīng)用于臺積電基于Arm架構(gòu)的SoC設(shè)計22nm超低功耗(ULP)和超低漏電(ULL)平臺。臺積電22nmULP/ULL技術(shù)針對主流移動和物聯(lián)網(wǎng)設(shè)備進(jìn)行了優(yōu)化，與上一代臺積電28nm HPC+平臺相比，在提升基于Arm的SoC性能的同時，更顯著降低功耗和硅片面積。

Arm發(fā)布Artisan®物理IP，將加速基于臺積電22nm ULP/ULL平臺的主流移動和物聯(lián)網(wǎng)設(shè)備SoC設(shè)計

Arm宣布旗下Arm®Artisan®物理IP將應(yīng)用于臺積電基于Arm架構(gòu)的SoC設(shè)計22nm超低功耗(ULP)和超低漏電(ULL)平臺。臺積電22nmULP/ULL技術(shù)針對主流移動和物聯(lián)網(wǎng)設(shè)備進(jìn)行了優(yōu)化，與上一代臺積電28nm HPC+平臺相比，在提升基于Arm的SoC性能的同時，更顯著降低功耗和硅片面積。

Arm發(fā)布Artisan®物理IP，將加速基于臺積電22nm ULP/ULL平臺的主流移動和物聯(lián)網(wǎng)設(shè)備SoC設(shè)計

Arm宣布旗下Arm®Artisan®物理IP將應(yīng)用于臺積電基于Arm架構(gòu)的SoC設(shè)計22nm超低功耗(ULP)和超低漏電(ULL)平臺。臺積電22nmULP/ULL技術(shù)針對主流移動和物聯(lián)網(wǎng)設(shè)備進(jìn)行了優(yōu)化，與上一代臺積電28nm HPC+平臺相比，在提升基于Arm的SoC性能的同時，更顯著降低功耗和硅片面積。