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DSP

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數(shù)字信號處理，英文：Digital Signal Processing，縮寫為DSP，是面向電子信息學(xué)科的專業(yè)基礎(chǔ)課，先修專業(yè)課程為信號與系統(tǒng)。

  • 基于AT89C51+DSP的雙CPU伺服運動控制器的研究

    采用單片機(jī)與DSP配合,系統(tǒng)的運算和實時處理的能力大大增強(qiáng),可以適應(yīng)多坐標(biāo)軸、高速度、高精確度的數(shù)控系統(tǒng),實現(xiàn)單處理器系統(tǒng)難以實現(xiàn)的功能. 與由單處理器完成所有任務(wù)的情況相比,該方法允許較短的插補(bǔ)周期,實現(xiàn)更高的進(jìn)給和伺服控制精確度. 并經(jīng)實驗證明該伺服運動控制器反向速度快、定位時間短、轉(zhuǎn)矩恒定,具有良好的線性調(diào)速特性及動態(tài)性能.

  • 異步DSP核心設(shè)計:更低功耗,更高性能

    目前，處理器性能的主要衡量指標(biāo)是時鐘頻率。絕大多數(shù)的集成電路 (IC) 設(shè)計都基于同步架構(gòu)，而同步架構(gòu)都采用全球一致的時鐘。這種架構(gòu)非常普及，許多人認(rèn)為它也是數(shù)字電路設(shè)計的唯一途徑。然而，有一種截然不同的設(shè)計技術(shù)即將走上前臺：異步設(shè)計。 這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計具有功耗低、電路更可靠等優(yōu)點，被看作是滿足這一需要的途徑。 異步技術(shù)由于諸多原因曾經(jīng)備受冷落，其中最重要的是缺乏標(biāo)準(zhǔn)化的工具流。IC 設(shè)計團(tuán)隊面臨著巨大的壓力，包括快速地交付設(shè)備，使用高級編程語言和標(biāo)準(zhǔn)的事件驅(qū)動架構(gòu) (EDA) 工具，幫助實施合成、定時和驗證等任務(wù)。如果異步設(shè)計可以使用此類工具，那么可以預(yù)計將會出現(xiàn)更多采用異步邏輯組件的設(shè)備。

  • 基于DSP的磁流變阻尼器的控制方法

    以美國德州儀器公司推出的十六位定點通用數(shù)字信號處理芯片DSP為核心開發(fā)出精確可控的電流控制器，電流可在0~1.5A范圍內(nèi)調(diào)節(jié)，輸出電流精度高，線性度好，控制效果顯著。

  • 基于DSP Builder的14階FIR濾波器的設(shè)計

    數(shù)字濾波器在數(shù)字信號處理的各種應(yīng)用中發(fā)揮著十分重要的作用，他是通過對采樣數(shù)據(jù)信號進(jìn)行數(shù)學(xué)運算處理來達(dá)到頻域濾波的目的。數(shù)字濾波器既可以是有限長單脈沖響應(yīng)(FIR)濾波器也可以是無限長單脈沖響應(yīng)(IIR)濾波器。在維納濾波器理論發(fā)明的早期，人們使用IIR濾波器，但現(xiàn)在更多是使用FIR濾波器。本文按照Matlab／Simulink／DSP Builder／QuartusⅡ流程，設(shè)計一個FIR濾波器。Altera DSP Builder是連接Simulink和QuartusⅡ開發(fā)軟件的DSP開發(fā)工具。在DSP Builder的無縫設(shè)計流程中，首先在Matlab軟件中進(jìn)行算法設(shè)計，然后在Simulink軟件中進(jìn)行系統(tǒng)集成，最后將設(shè)計輸出為硬件描述語言(HDL)文件，以便在QuartusⅡ軟件中使用。

  • 異步 DSP 核心設(shè)計: 更低功耗，更高性能

    這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計具有功耗低、電路更可靠等優(yōu)點，被看作是滿足這一需要的途徑。

  • DSP在平行雙輪電動車控制系統(tǒng)中的應(yīng)用

    2001年，美國發(fā)明家Kamen發(fā)明了一種新型的方便快捷的兩輪交通工具“Segway”，行走平衡控制技術(shù)成為全球機(jī)器人控制技術(shù)的研究熱點。以平行雙輪電動車作為移動平臺為機(jī)器人的研究提供了技術(shù)支持，同時由于他的行為與火箭飛行和兩足機(jī)器人有很大的相似性，因而對其運動平衡控制研究具有重大的理論和實際意義。文獻(xiàn)[2]介紹了平行雙輪電動車的控制器電路，以C8051F020單片機(jī)為控制核心通過調(diào)整車體平臺的運行位置，從而使車體平臺始終保持平衡狀態(tài)。然而其并沒有考慮載人、載物的因素以及轉(zhuǎn)向和特殊路面、打滑等方面。再者，

  • 基于USB接口和DSP的飛機(jī)防滑剎車測試系統(tǒng)設(shè)計

    提出了以DSP為控制核心，采用USB通信設(shè)計的飛機(jī)防滑剎車測試系統(tǒng)。分析了飛機(jī)防滑剎車測試系統(tǒng)的組成，并介紹了測試系統(tǒng)主要硬件電路設(shè)計和系統(tǒng)上下位機(jī)軟件設(shè)計。

  • 基于AT89C51+DSP的雙CPU伺服運動控制器的研究

    采用單片機(jī)與DSP配合,系統(tǒng)的運算和實時處理的能力大大增強(qiáng),可以適應(yīng)多坐標(biāo)軸、高速度、高精確度的數(shù)控系統(tǒng),實現(xiàn)單處理器系統(tǒng)難以實現(xiàn)的功能. 與由單處理器完成所有任務(wù)的情況相比,該方法允許較短的插補(bǔ)周期,實現(xiàn)更高的進(jìn)給和伺服控制精確度. 并經(jīng)實驗證明該伺服運動控制器反向速度快、定位時間短、轉(zhuǎn)矩恒定,具有良好的線性調(diào)速特性及動態(tài)性能.

  • 異步DSP核心設(shè)計:更低功耗,更高性能

    目前，處理器性能的主要衡量指標(biāo)是時鐘頻率。絕大多數(shù)的集成電路 (IC) 設(shè)計都基于同步架構(gòu)，而同步架構(gòu)都采用全球一致的時鐘。這種架構(gòu)非常普及，許多人認(rèn)為它也是數(shù)字電路設(shè)計的唯一途徑。然而，有一種截然不同的設(shè)計技術(shù)即將走上前臺：異步設(shè)計。 這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計具有功耗低、電路更可靠等優(yōu)點，被看作是滿足這一需要的途徑。 異步技術(shù)由于諸多原因曾經(jīng)備受冷落，其中最重要的是缺乏標(biāo)準(zhǔn)化的工具流。IC 設(shè)計團(tuán)隊面

  • 基于DSP的磁流變阻尼器的控制方法

    以美國德州儀器公司推出的十六位定點通用數(shù)字信號處理芯片DSP為核心開發(fā)出精確可控的電流控制器，電流可在0~1.5A范圍內(nèi)調(diào)節(jié)，輸出電流精度高，線性度好，控制效果顯著。

  • 基于DSP Builder的14階FIR濾波器的設(shè)計

    數(shù)字濾波器在數(shù)字信號處理的各種應(yīng)用中發(fā)揮著十分重要的作用，他是通過對采樣數(shù)據(jù)信號進(jìn)行數(shù)學(xué)運算處理來達(dá)到頻域濾波的目的。數(shù)字濾波器既可以是有限長單脈沖響應(yīng)(FIR)濾波器也可以是無限長單脈沖響應(yīng)(IIR)濾波器。在維納濾波器理論發(fā)明的早期，人們使用IIR濾波器，但現(xiàn)在更多是使用FIR濾波器。本文按照Matlab／Simulink／DSP Builder／QuartusⅡ流程，設(shè)計一個FIR濾波器。Altera DSP Builder是連接Simulink和QuartusⅡ開發(fā)軟件的DSP開發(fā)工具。在DSP

  • 異步 DSP 核心設(shè)計: 更低功耗，更高性能

    這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計具有功耗低、電路更可靠等優(yōu)點，被看作是滿足這一需要的途徑。

  • 一種基于DSP平臺的快速H.264編碼算法的設(shè)計

    視頻壓縮編碼標(biāo)準(zhǔn)H.264／AVC是由ISO／IEC和ITU-T組成的聯(lián)合視頻專家組(JVT)制定的，他引進(jìn)了一系列先進(jìn)的視頻編碼技術(shù)，如4×4整數(shù)變換、空域內(nèi)的幀內(nèi)預(yù)測，多參考幀與多種大小塊的幀間預(yù)測技術(shù)等，標(biāo)準(zhǔn)一經(jīng)推出，就以其高效的壓縮性能和友好的網(wǎng)絡(luò)特性受到業(yè)界的廣泛推崇。

  • DSP應(yīng)用系統(tǒng)中的硬件接口電路設(shè)計

    介紹了DSP應(yīng)用系統(tǒng)的硬件接口電路：包括電平變換電路、仿真器JTAG接口電路、以及可擴(kuò)展的硬件接口（如A/D、D/A、SRAM）等的設(shè)計方法，并給出了接口電路在設(shè)計時須注意的幾個問題。

  • 基于DSP多處理器實時開發(fā)環(huán)境的設(shè)計

    本文通過研究提出了一種多處理器實時開發(fā)環(huán)境的設(shè)計思想，它可以支持多種型號處理器的同時開發(fā)，使系統(tǒng)級開發(fā)變得簡單易行。

  • 基于DSP和模糊控制的尋線行走機(jī)器人設(shè)計與實現(xiàn)

    針對機(jī)器人比賽和電子設(shè)計競賽中機(jī)器人尋線行走的普遍要求，提出了一種通用的尋線行走機(jī)器人的設(shè)計方法。機(jī)器人的核心控制器包括實現(xiàn)控制算法的DSP和用于擴(kuò)展功能實現(xiàn)的CPLD；對來自光電檢測傳感器的信號采用模糊控制規(guī)則進(jìn)行綜合，核心控制器根據(jù)模糊控制器輸出調(diào)整機(jī)器人的行走路線，最終實現(xiàn)機(jī)器人尋線行走。

  • 32位DSP兩級cache的結(jié)構(gòu)設(shè)計

    采用自頂向下的流程設(shè)計了一款32位DSP的cache。該cache采用兩級結(jié)構(gòu)，第一級采用哈佛結(jié)構(gòu)，第二級采用普林斯頓結(jié)構(gòu)。本文詳細(xì)論述了該cache的結(jié)構(gòu)設(shè)計及采用的算法。

  • FPGA+DSP實時三維圖像信息處理系統(tǒng)

    一種基于高性能FPGA+DSP核心架構(gòu)的實時三維圖像信息處理系統(tǒng)。介紹了系統(tǒng)硬件結(jié)構(gòu)和數(shù)據(jù)處理流程，按模塊分析了硬件設(shè)計和邏輯連接，給出了圖像預(yù)處理和三維重建算法的硬件實現(xiàn)流程。

  • CEVA與ARM合作增強(qiáng)開發(fā)DSP+ARM多處理器SoC

    硅產(chǎn)品知識產(chǎn)權(quán)(SIP)平臺解決方案和數(shù)字信號處理器(DSP)內(nèi)核授權(quán)廠商CEVA公司宣布與ARM合作，針對多處理器系統(tǒng)級芯片(SoC)解決方案的開發(fā)，在ARM CoreSight技術(shù)實現(xiàn)CEVA DSP內(nèi)核的實時跟蹤支持。這種強(qiáng)化的支持將

    消費電子
    2008-06-11
    ARM SoC CEVA DSP