基于FPGA和VHDL的USB2.0控制器設(shè)計

VHDL設(shè)計電路優(yōu)化問題

VHDL設(shè)計中電路優(yōu)化問題

基于VHDL的異步串行通信電路設(shè)計

基于VHDL語言的卷積碼和Viterbi譯碼的實現(xiàn)

VHDL語言中信號的不同形式設(shè)置

總線控制邏輯的VHDL設(shè)計仿真與測試

　　計算機系統(tǒng)是由許多具有獨立功能的模塊互相連接而成的。隨著計算機的不斷發(fā)展和廣泛應(yīng)用，各生產(chǎn)廠商除了向用戶提供整套系統(tǒng)外，還設(shè)計和提供各種功能的插件模塊，讓用戶根據(jù)自己的需要構(gòu)成自己的應(yīng)

VHDL編碼風(fēng)格

1. 在不是不得以的情況的話，不是用異步設(shè)計。而應(yīng)該使用同步設(shè)計。2. 分割模塊把一個設(shè)計分割為幾個易于管理的塊，有利于團隊工作。如果只有一個主要功能模塊則分為幾個子模塊。遵循SPEC分割。3. 復(fù)位要對DFF和LATC

VHDL設(shè)計中電路簡化問題的探討

近年來，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進行芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率。在這樣的技術(shù)背景下，能大大降低設(shè)計難度的ＶＨＤＬ設(shè)計方法正越來越廣泛地被采用。但是ＶＨＤＬ設(shè)計是行為

一種用VHDL語言實現(xiàn)的幀同步算法

在數(shù)字通信網(wǎng)中，為了擴大傳輸容量，提高信道利用率，常常需要把若干個低速數(shù)字信號合并成一個高速數(shù)字信號，然后通過高速信道傳輸，數(shù)字復(fù)接就是實現(xiàn)這種數(shù)字信號合并的專門技術(shù)。數(shù)字復(fù)接把低速數(shù)字信號合并為高速

基于VHDL語言的IP核驗證

引言 在IC(integrated circuit．集成電路)發(fā)展到超大規(guī)模階段的今天，基于IP(Intellectual Property，知識產(chǎn)權(quán))核的IC設(shè)計及其再利用是保證SoC(system onchip，片上系統(tǒng))開發(fā)效率和質(zhì)量的重要手段。如果能對IP核進行

異步FIFO的VHDL設(shè)計

FIFO （先進先出隊列）是一種在電子系統(tǒng)得到廣泛應(yīng)用的器件，通常用于數(shù)據(jù)的緩存和用于容納異步信號的頻率或相位的差異。FIFO的實現(xiàn)通常是利用雙口RAM和讀寫地址產(chǎn)生模塊來實現(xiàn)的。FIFO的接口信號包括異步的寫時鐘（

VHDL文本調(diào)用方式

首先進入MAX＋plus II兆功能塊定制管理器（如圖1所示），并選擇生成或修改一個定制的兆功能塊（如圖2所示）；其次選擇定制的功能塊名稱LPM_FIFO，輸出文件的格式VHDL，輸出文件的路徑及文件名等（如圖3所示）；接著

RESULT的VHDL源程序

邊界判斷器RESULT模塊是數(shù)據(jù)處理模塊PROCESSOR內(nèi)部的一個子模塊，其功能就是根據(jù)區(qū)分度閾值、四個濾波器的輸出及其最大值進行邊界的判斷。其輸入、輸出端口如圖1所示。 圖1 RESULT模塊的輸入、輸出端口圖 歡迎轉(zhuǎn)載

COMPARE的VHDL源程序

比較器COMPARE模塊是數(shù)據(jù)處理模塊PROCESSOR內(nèi)部的一個子模塊，其功能就是根據(jù)兩個輸入?yún)?shù)求出其最大值。其輸入、輸出端口如圖1 所示。 圖1 COMPARE的輸入、輸出端口如圖 歡迎轉(zhuǎn)載，信息來源維庫電子市場網(wǎng)（www.d

FPGA的VHDL源程序

歡迎轉(zhuǎn)載,信息來自維庫電子市場網(wǎng)（www.dzsc.com）來源:ks990次

基于VHDL語言的IP核驗證設(shè)計

引言 代碼純化．指在代碼設(shè)計中及完成后進行自定義的、IEEE標準的、設(shè)計重用的、可綜合性和可測試性等方面的規(guī)則檢查； 代碼覆蓋率分析．研究仿真中的測試矢量是否足夠； 設(shè)計性能和面積分析．在設(shè)計邏輯綜合過程中分

VHDL數(shù)據(jù)對象及各種數(shù)據(jù)

——存放各種類型數(shù)據(jù)的容器，包括變量、常量和信號 1. 變量（VARIABLE） 規(guī)則：只能在進程（PROCESS）、函數(shù)（FUNCTION）和過程（PROCEDURE）中說明和使用的局域量 定義格式： VARIABLE 變量名：數(shù)據(jù)類型{：=初始值

VHDL

1 引 言 EDA是現(xiàn)代電子系統(tǒng)設(shè)計的關(guān)鍵技術(shù)。硬件描述語言VHDL以其“代碼復(fù)用”(code re-use)遠高于傳統(tǒng)的原理圖輸入法等諸多優(yōu)點，逐漸成為EDA技術(shù)中主要的輸入工具。然而，基于IEEE VHDL Std 1076-1993標準的VHDL只

VHDL設(shè)計中信號與變量問題的研究

摘 要：　在設(shè)計過程中，如果信號和變量的定義不合適的話，設(shè)計結(jié)果完全不一樣，因此在設(shè)計過程中需要謹慎使用信號和變量。 在VHDL程序設(shè)計中，可以充分利用信號或變量的系統(tǒng)默認值，來靈活實現(xiàn)設(shè)計目標。本文從應(yīng)用