基于CMOS工藝的高性能處理器時鐘系統(tǒng)，集成PLL可以從內部觸發(fā)，比從外部觸發(fā)更快且更準確，能有效地避免一些與信號完整性相關的問題。

時鐘是嵌入式系統(tǒng)的脈搏,處理器內核在時鐘驅動下完成指令執(zhí)行,狀態(tài)變換等動作.外設部件在時鐘的驅動下完成各種工作,比如串口數(shù)據(jù)的發(fā)送、A/D轉 換、定時器計數(shù)等等。因此時鐘對于計算機系統(tǒng)是至關重要的，通常時鐘系統(tǒng)出現(xiàn)問題也是致命的，比如振蕩器不起振、振蕩不穩(wěn)、停振等。

下面介紹了一種基于CMOS工藝的高性能處理器時鐘系統(tǒng)設計，設計頻率為200MHz，VCO的相位噪聲為-110dBC/Hz@100kHz。作者詳細分析了鎖相環(huán)路的結構及組成，并介紹了消除噪聲的設計方法。VSPACE=12 HSPACE=12 ALT="圖1：鎖相環(huán)在時鐘產生中應用。鎖相環(huán)廣泛應用于時鐘系統(tǒng)設計中，其中包括相位同步以及時鐘倍頻等應用。通常，當芯片工作頻率高于一定頻率時，就需要消除由于芯片內時鐘驅動所引起的片內時鐘與片外時鐘間的相位差，嵌入在芯片內部的PLL可以消除這種時鐘延時。此外，很多芯片控制鏈邏輯需要占空比為50%的時鐘，因此需要一個2倍于此的時鐘源，集成在芯片內部的PLL可以將外部時鐘合成為此時鐘源。系統(tǒng)集成PLL可以從內部觸發(fā)，比從外部觸發(fā)更快且更準確，能有效地避免一些與信號完整性相關的問題。系統(tǒng)集成PLL的另一個顯著特點是通過調節(jié)位于鎖相環(huán)反饋回路中的時鐘樹緩沖區(qū)中的參數(shù)，鎖相環(huán)能夠產生相對于參考輸入時鐘頻率不同倍率的內核時鐘，這種調節(jié)能確保芯片和外部接口電路之間快速同步和有效的數(shù)據(jù)傳輸。在高性能處理器時鐘系統(tǒng)設計中，通常需要鎖相環(huán)產生片上時鐘。本文以一種200MHz的時鐘系統(tǒng)設計為實例介紹一種基于鎖相環(huán)的時鐘系統(tǒng)設計，其中輸入?yún)⒖碱l率是25MHz，相位噪聲為-100dBc/Hz@100kHz,壓控振蕩器增益為380MHz/V,工作電壓為5V。仿真和測試結果表明該設計能滿足系統(tǒng)要求。

以鎖相環(huán)為基礎的時鐘產生結構如圖1所示：外部25MHz的參考時鐘信號或總線時鐘(BusCLK)先進入到一個接收緩沖器，在進入鑒頻鑒相器(PFD)之前要經過一個分頻器，分頻系數(shù)為M1，得到圖1中φi，然后與從分頻器M6來的內部反饋信號Фo在PFD中比較，得到誤差信號Фe，它將作為電荷泵以及濾波網絡的輸入，用以控制壓控振蕩器(VCO)。

VCO的輸出先經過M3分頻，再通過緩沖以后產生系統(tǒng)的主時鐘PClk。同時，主時鐘在進入分頻器M6之前先通過H樹形時鐘分布網絡，最后返回鑒相器，這樣就形成了整個反饋回路。從平衡的角度來看， PFD的兩個輸入必須在頻率和相位上保持一致，因此所得到的芯片內核時鐘和輸入的總線時鐘的比值fpclk/fbus必須與M6/M1相等。通過改變M6以及M1的值，可以得到輸入時鐘頻率的整數(shù)倍或者分數(shù)倍值。由于芯片要求時鐘不能出現(xiàn)漂移，所以輸出時鐘占空比以及系統(tǒng)的相位調整能力必須對環(huán)境以及工藝參數(shù)變化不敏感。VCO的輸出也可以切換到分頻器M5上，得到的輸出可作為二級高速緩存(L2)的時鐘。同理，fvco=M3×fpclk =M5×fL2CLK，二級緩存的輸出頻率也可以通過調整M3以及M1來得到理想的值。

整個環(huán)路中包括鑒相器、濾波器、壓控振蕩器、分頻器、共模抑制和鎖定檢測等模塊，以下介紹主要模塊的結構：1. 鑒相器VSPACE=12 HSPACE=12 ALT="圖3：壓控振蕩器結構。數(shù)字鑒頻鑒相器產生的輸出信號能夠表達頻率及相位相對超前或者滯后信息，然后送到電荷泵。復位信號到達以后，θi的每一個上升沿都觸發(fā)“UP”信號，直到θo的一個上升沿到達，這樣就結束UP的置位狀態(tài)轉入系統(tǒng)復位狀態(tài)。同樣，如果θo上升沿先于θi到達， “DOWN”被置位，直到θi的一個上升沿到達，繼而轉入復位狀態(tài)。除非兩個輸入相位以及頻率非常接近，即進入所謂的“鑒相死區(qū)”，一般脈沖的寬度正比于兩個輸入之間的相差大小。