在這篇文章中，小編將為大家?guī)?a href="/tags/FPGA" target="_blank">FPGA電源排序方案的相關報道。如果你對本文即將要講解的內容存在一定興趣，不妨繼續(xù)往下閱讀哦。

一、FPGA設計

FPGA設計不是簡單的芯片研究，主要是利用 FPGA 的模式進行其他行業(yè)產品的設計。與 ASIC 不同，FPGA在通信行業(yè)的應用比較廣泛。通過對全球FPGA產品市場以及相關供應商的分析，結合當前我國的實際情況以及國內領先的FPGA產品可以發(fā)現相關技術在未來的發(fā)展方向，對我國科技水平的全面提高具有非常重要的推動作用。

與傳統(tǒng)模式的芯片設計進行對比，FPGA 芯片并非單純局限于研究以及設計芯片，而是針對較多領域產品都能借助特定芯片模型予以優(yōu)化設計。從芯片器件的角度講，FPGA 本身構成了半定制電路中的典型集成電路，其中含有數字管理模塊、內嵌式單元、輸出單元以及輸入單元等。在此基礎上，關于FPGA芯片有必要全面著眼于綜合性的芯片優(yōu)化設計，通過改進當前的芯片設計來增設全新的芯片功能，據此實現了芯片整體構造的簡化與性能提升。

當采用現場可編程門陣列 (FPGA) 進行設計時，電源排序是需要考慮的一個重要的方面。

二、技術設計中，可采用的2種FPGA電源排序方案

下面，本文介紹兩種在技術設計過程中，可以采用的兩種解決方案。

方法一：把PGOOD 引腳級聯至使能引腳

實現排序的一種基本的成本效益型方法是把一個電源的電源良好 (PG) 引腳級聯至相繼的下一個電源的使能(EN) 引腳。

第二個電源在 PG 門限得到滿足（通常是在電源達到其終值的90% 之時）時開始接通。這種方法的優(yōu)勢是成本低，但是無法輕松地控制定時。在EN 引腳上增設一個電容器會在電路級之間引入定時延遲。然而，此方法在溫度變化和反復電源循環(huán)期間是不可靠的。而且，這種方法并不支持斷電排序。

方法二：采用一個復位 IC 來實現排序

另一種可以考慮的用于上電排序的簡單選項是采用一個具有時間延遲的復位 IC。當采用此選項時，復位 IC 以嚴格的門限限值來監(jiān)視電源軌。一旦電源軌處于其終值的3%（或更?。┮詢?，復位 IC 將進入由解決方案定義的等待周期，然后再執(zhí)行下一個電源軌的上電操作。該等待周期可以采用 EEPROM 編程到復位 IC 中，也可利用外部電容器來設定。圖 2 示出了一款典型的多通道復位IC。采用復位 IC 來實現上電排序的優(yōu)點是解決方案處于受監(jiān)視的狀態(tài)。

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