定制ASICS使OEM能夠更好地平衡功能和需求,但是沒有什么東西是完美的。幾乎所有的應(yīng)用程序都是如此,特別是在先進(jìn)的可穿戴醫(yī)療系統(tǒng)中,在這些系統(tǒng)中,功率預(yù)算、功能和形式因素都在嚴(yán)格的約束下運行。在本文中,我們研究了在采用ASIC方法時可能面臨的一些關(guān)鍵性權(quán)衡,以及如何更有效地平衡這些權(quán)衡。

用于醫(yī)療保健和健康應(yīng)用的智能穿戴技術(shù)是一個巨大的機(jī)遇。潛在的設(shè)計從智能石膏到手腕監(jiān)視器到治療系統(tǒng)。但是,一組常見的約束將許多這些設(shè)備結(jié)合在一起,其中最重要的是精確度、能源使用率、尺寸和成本。

雖然其中每一個都對硬件設(shè)計有重要影響,但設(shè)計師們需要面對的權(quán)衡往往主要集中在設(shè)備的能源配置上。隨著活動的變化,耗電量的變化如何經(jīng)常支配著架構(gòu)決策,以及設(shè)計能滿足其他約束的程度。

注意1:功能總是與電池尺寸相對

附加電池的容量將限制可供給設(shè)備的能量。采用能量采集的無電池設(shè)計將受到更大的限制。能量限制將控制設(shè)計的幾個方面.從系統(tǒng)設(shè)計的角度來看,在所有級別上影響最大的決定是職責(zé)周期的決定。

雖然許多醫(yī)療保健設(shè)備以"永遠(yuǎn)開著"的姿態(tài)出現(xiàn),但在大多數(shù)情況下,高效率的設(shè)計將確保大多數(shù)電路在低工作周期中運行:在投入使用之前,盡可能長時間地睡眠和停止供電。在現(xiàn)代工藝節(jié)點中,為了防止耗電的晶體管中不斷流動的泄漏電流,電子開關(guān)是必不可少的。例如,實現(xiàn)多個時鐘和電源域,確保電源只供應(yīng)給在適當(dāng)時間需要的子系統(tǒng)。

很多時候,系統(tǒng)中唯一的部分在任何時候都是活躍的,是一個高功耗的定時器和內(nèi)存緩沖區(qū),它定期喚醒前端電路,以執(zhí)行數(shù)據(jù)轉(zhuǎn)換并將數(shù)據(jù)移動到緩沖區(qū)。電路或固件可以監(jiān)視傳入的數(shù)據(jù),以查看是否超過了某些閾值或緩沖區(qū)是否滿了。如果是這樣的話,邏輯可以觸發(fā)狀態(tài)轉(zhuǎn)換,該狀態(tài)轉(zhuǎn)換會喚醒一個監(jiān)控微控制器來分析數(shù)據(jù)。在這一級作出的決定可能會導(dǎo)致更多的系統(tǒng)部分被喚醒,以采取進(jìn)一步行動。這一行動的形式可能是通過藍(lán)牙將數(shù)據(jù)轉(zhuǎn)發(fā)給另一個iot設(shè)備或智能手機(jī)主機(jī)。

雖然睡眠和清醒周期可以在軟件或固件級別進(jìn)行管理,但這不一定是最優(yōu)的電力效率。這也是使用前端ASIC在考慮全系統(tǒng)電源消耗時能帶來顯著優(yōu)勢的一個原因。前端ASIC通?？梢蕴峁υ诂F(xiàn)成前端數(shù)據(jù)轉(zhuǎn)換器的預(yù)定狀態(tài)下可能無法獲得的功率狀態(tài)進(jìn)行微調(diào)控制的能力。

注意2:性能與電池尺寸

許多現(xiàn)成的高分辨率ADCS采用了西格瑪三角洲結(jié)構(gòu)。在這個體系結(jié)構(gòu)中,數(shù)字濾波器部分從一個相對簡單的模擬輸入階段交換了解析率樣本,這是一種在現(xiàn)代半導(dǎo)體工藝中以相對較低的成本提供高精度和動態(tài)范圍的設(shè)計方法。高動態(tài)范圍可以幫助管理對醫(yī)療設(shè)備的干擾,在那里經(jīng)常有顯著的噪音與感興趣的信號混合在一起。

由一個相對強(qiáng)大的處理器捕獲的數(shù)字信號處理可以從可能相對較小的信號中過濾出大部分噪聲和干擾。不幸的是，這種策略的組合導(dǎo)致了一個耗電的系統(tǒng)。DSP執(zhí)行的過采樣和濾波不僅需要大量的能量，還需要主機(jī)微控制器所需的廣泛的數(shù)字后處理，每次捕獲可能需要活躍的。

當(dāng)抽取濾波器被放大以實現(xiàn)高分辨率時，sigma-增量轉(zhuǎn)換器的高延遲可能會加劇這個問題。從捕獲序列開始獲取每個樣本塊所需的時間可能會導(dǎo)致主機(jī)微控制器/系統(tǒng)的占空比比率的增加。一個更節(jié)能的解決方案是專注于處理更靠近源的干擾,并使用混合信號電路來處理共同的噪聲源,這樣一個更清潔,更低速率的信號可以傳輸?shù)街鳈C(jī)微控制器。

這種類型的設(shè)計通常使用自定義的DSP在ASIC上進(jìn)行數(shù)字濾波的過度集中信號的兩個目的。通過消除大干擾者在源頭的影響,可以減少對ADC的動態(tài)范圍要求。第二,濾波信號可以用較低的采樣速率傳輸?shù)轿⑻幚砥?從而降低電路活動,從而降低功率。

進(jìn)一步的節(jié)省可以通過在ASIC上的內(nèi)存中緩沖一些輸出樣本,在不經(jīng)常的時間間隔中喚醒微控制器來讀取和處理它們來實現(xiàn)。在這個限度內(nèi),只有特定的信號特征或事件,例如異常心率值,才可以被傳送、記錄,或喚醒系統(tǒng)以便采取進(jìn)一步行動。由于輸出樣本率現(xiàn)在很低,通過將輸出樣本存儲在ASIC上也可以獲得更大的功率節(jié)約,而且只能很少地喚醒單片機(jī)來讀取它們。

由于對高動態(tài)范圍的需求較少,由此產(chǎn)生的ASIC反過來可以采用一種更少能源密集的轉(zhuǎn)換結(jié)構(gòu)。它可能仍然是一個西格瑪三角轉(zhuǎn)換器,但使用了一個更簡單的,低延遲的抽取濾波器階段。這樣的設(shè)計有一個較短的啟動開銷,使其更快速的電源和斷電周期或多路復(fù)用跨輸入通道。

另一個選擇是成功的近似(SAR)設(shè)計,因為這是一個提供高能源效率的整體架構(gòu)。對于緩慢變化的輸入,電荷整合電路可以提供能量使用、分辨率和捕獲率的最佳組合。

注意3:功能與封裝

前端ASICS的一個重要特點是它們可以非常有空間效率。硅的尺寸通常小于3x3mm,這使設(shè)備非常適合于小包裝尺寸的醫(yī)療可穿戴。

然而,使用充分利用ASIC緊湊性的芯片規(guī)模的包將會導(dǎo)致從設(shè)備的有限數(shù)量的I/O連接。這與建立更多傳感器輸入系統(tǒng)的趨勢相反.多重輸入提供了探測更多皮膚部位的能力,以獲得更好的信號。智能醫(yī)療可穿戴性越來越多地結(jié)合來自不同傳感器模式的數(shù)據(jù),以改進(jìn)總體結(jié)果,同時,更有效地處理來自個人輸入的噪音。

平衡芯片尺寸和I/O連接增加之間的平衡的一個傳統(tǒng)方法是移動到比標(biāo)準(zhǔn)的4.4mm高的音高密度的包。權(quán)衡的是,這可能會增加整個系統(tǒng)的成本,因為將需要在印刷電路板和裝配技術(shù)的變化,以處理更小的電路跟蹤。另一種選擇是增加I/O通道上的多路復(fù)用級別,特別是對于外部微控制器的連接。

串行端口上的多路處理提供了一種有效的方式,可以根據(jù)數(shù)據(jù)吞吐量進(jìn)行密碼計數(shù)。在使用哪種協(xié)議方面有靈活性。如果它能支持設(shè)備所需的數(shù)據(jù)速率,使用兩線i2c而不是四線SPI釋放出兩個潛在的珍貴I/O針。

另一個節(jié)省針計數(shù)的來源是通過電路設(shè)計技術(shù),避免使用外部的鈍化器,如電容器和電感器,來處理模擬處理功能。鑄造廠提供的混合信號工藝允許在金屬互聯(lián)堆棧中形成被動元件,可以提供一個有效的模具尺寸與銷數(shù)的注意。

還值得一提的是,先進(jìn)的包裝技術(shù)還將把模擬前端和傳感器嵌入到一個包中,從而釋放多氯聯(lián)苯房地產(chǎn)和國際電針。

注意4:降低BOM成本

在一個理想的世界里,系統(tǒng)的大部分功能將被吸收到一個ASIC中。但在一些情況下,這在經(jīng)濟(jì)上是不可行的。

什么功能被集成到一個ASIC和過程節(jié)點中,ASIC將需要實現(xiàn)這些功能,這將受到大量需求的影響。它們包括電壓級別、IP可用性、對非易失性內(nèi)存的支持、所需邏輯門的數(shù)目以及成本。模擬接口和其他支持電路通常會在成熟的過程節(jié)點上顯示出更好的經(jīng)濟(jì)性,這些節(jié)點具有晶體管和其他集成元件,不會像邏輯或內(nèi)存晶體管那樣擴(kuò)展。

你可能無法擁有你想要的一切,但是一個好的ASIC設(shè)計師將能夠平衡權(quán)衡,并查看整個系統(tǒng),找到你最好的選擇。

一個很好的例子,在工作的平衡是葡萄糖監(jiān)測補丁。這類設(shè)備需要一個模擬前端,BAR支持無線通信,一個處理器核心和閃存。假設(shè)一個55NM的目標(biāo)過程,ASIC的總開發(fā)成本可能達(dá)到數(shù)百萬美元。這將不僅僅是設(shè)計和創(chuàng)建用于生產(chǎn)在FAB的面具,而是許可BL和處理器IP。

采用相同設(shè)計的一種更具成本效益的方法是使用一種模擬前端ASIC,該集成電路設(shè)計的目的是使用各種現(xiàn)成的可實現(xiàn)的處理器。如果供應(yīng)鏈條件需要,支持不同外部處理器的靈活性將允許制造業(yè)改變。

這樣做將要求在ASIC中重復(fù)某些功能,可能需要額外的通用I/O和I2C或SPI接口以及電源管理接口。這可能增加了ASIC的規(guī)模和成本。但可以實現(xiàn)更大的節(jié)約。ASIC將能夠使用一個成熟的過程,降低掩膜成本,如130NM。而ASIC將減少知識產(chǎn)權(quán)的許可,這將降低開發(fā)成本。但這個架構(gòu)仍能提供供應(yīng)鏈保護(hù)。

理解優(yōu)化設(shè)計的權(quán)衡

采用ASIC方法可以防止供應(yīng)鏈問題,并允許我們優(yōu)化我們的設(shè)計。但是總是有權(quán)衡的,在走這條路線之前,應(yīng)該理解這些。