在此之前，先看看Zynq-7000系列時鐘介紹，下圖顯示 CPU 時鐘域中的時鐘生成網(wǎng)絡(luò)

CPU 時鐘生成和域

1比率示例

CPU 時鐘域以6:2:1和4:2:1兩種模式運行。下圖顯示了這些模式和模塊在每個時鐘域中運行的示例頻率。

CPU 時鐘頻率比示例

2CPU 時鐘分頻器限制

為了提高進入 CPU 和 DDR 的高速時鐘的質(zhì)量，需要在slcr.ARM_CLK_CTRL [DIVISOR]位字段中將它們除以偶數(shù)，對于slcr.ARM_CLK_CTRL [DIVISOR]，軟件必須將其編程為等于或大于 2。

3時鐘使用

在正常使用過程中，大多數(shù)系統(tǒng)時鐘將通過獲取輸入時鐘PS_CLK，將其發(fā)送到PLL，最后將其分頻在PS內(nèi)使用來導(dǎo)出。

雖然 PS 生成許多不同的時鐘，但系統(tǒng)中交互作用最大且重要性最大的時鐘域有 3 個：

• DDR_3x 域

• DDR_2x 域

• CPU 時鐘域

DDR_3x 時鐘域包括 DDR 存儲器控制器， DDR_2x 域主要用于到 PL(AXI_HP{0:3})和互連的高性能 AXI 接口， CPU 時鐘域控制 ARM 處理器以及許多 CPU 外設(shè)。

CPU 時鐘域由四個獨立的時鐘組成：

• CPU_6x4x

• CPU_3x2x

• CPU_2x

• CPU_1x

這四個時鐘是根據(jù)它們的頻率命名的，它們與以下兩個比率之一相關(guān)：6:3:2:1 或 4:2:2:1（縮寫為 6:2:1 和 4:2:1），操作時鐘比率由CLK_621_TRUE [0]位值決定，在6:2:1模式下，CPU_6x4x 時鐘的頻率是 CPU_1x 時鐘的 6 倍。

所有 CPU 時鐘相互同步；而DDR時鐘相互獨立，CPU時鐘相互獨立， CAN 參考時鐘和 SDIO 參考時鐘等 I/O 外設(shè)時鐘都是通過類似的方法生成的，從 PS_CLK 引腳開始，經(jīng)過一個 PLL，然后是一個分頻器，最后到達外設(shè)目的地，每個外設(shè)時鐘與所有其他時鐘完全異步。

4互連時鐘域

各個時鐘域如圖所示：

系統(tǒng)時鐘域

中央互連有兩個主要時鐘域：DDR_2x 和 CPU_2x。對于五個子開關(guān)，四個時鐘在CPU_2x時鐘域中，而內(nèi)存互連時鐘在DDR_2x時鐘域中。

CPU（通過 L2 緩存）和 DDR 控制器之間的直接路徑在 DDR_3x 時鐘域中，確保最大吞吐量。

CPU 和 OCM 之間的直接路徑在 CPU_6x4x 時鐘域中。

SCU ACP 和 PL 之間的直接路徑在 CPU_6x4x 時鐘域中（PL 時鐘域和 CPU 時鐘域之間的時鐘域交叉在 PS 中的異步 AXI 橋接器中完成。

5CPU時鐘停止

可以使用slcr.A9_CPU_RST_CTRL.A9_CLKSTOP{0,1}單獨停止每個 CPU 時鐘。

6PS 外設(shè) AMBA 時鐘

PS 內(nèi)的每個外設(shè)都提供有自己獨立門控版本的 CPU 時鐘，用于連接到控制和狀態(tài)寄存器的 AMBA 總線，有時還連接到控制器邏輯本身。當(dāng)保證外設(shè)未被尋址時，可以禁用該時鐘。

7系統(tǒng)性能

PS 不同時鐘域的時鐘頻率有助于決定總體系統(tǒng)性能，在許多情況下，最高頻率的 CPU 時鐘會帶來最高的性能，然而，一些用戶會發(fā)現(xiàn) CPU 不是系統(tǒng)中的關(guān)鍵執(zhí)行者，互連帶寬是瓶頸，在這種情況下，將比率從6:2:1切換到4:2:1模式可能會很有用。

根據(jù)設(shè)備速度等級，CPU 時鐘頻率在6:2:1模式下可能受 cpu_6x 限制，而在4:2:1模式下可能受 cpu_2x 時鐘限制。

因此，建議對于那些可能會交換某些 CPU 性能以換取互連性能的應(yīng)用程序，請查看相應(yīng)的數(shù)據(jù)表以確定最佳頻率。