接口介紹

AD9361數(shù)字接口主要有并行數(shù)據(jù)端口和串行外設(shè)接口（SPI），支持AD9361與BBP之間傳輸數(shù)據(jù)和控制/狀態(tài)信息。

數(shù)據(jù)接口有兩種工作模式：標(biāo)準(zhǔn)CMOS兼容模式和低壓差分信號（LVDS）兼容模式。

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標(biāo)準(zhǔn)CMOS兼容模式

CMOS模式下，AD9361數(shù)據(jù)接口可以使用一個或兩個并行數(shù)據(jù)端口（P0、P1）在AD9361和BBP之間傳輸數(shù)據(jù)。這兩個端口可以在FDD或TDD模式下工作。在FDD模式下，一半的bit發(fā)送數(shù)據(jù)，另一半接受數(shù)據(jù)。在TDD模式下，發(fā)送數(shù)據(jù)和接受數(shù)據(jù)在不同的間隙，在同一引腳上進(jìn)行AD9361和BBP之間交替?zhèn)鬏敗?/span>

CMOS模式下的最大時鐘速率和信號帶寬

單端口半雙工模式

單端口半雙工模式用于TDD且數(shù)據(jù)速率低于61.44MHz的通信場景。在這種模式下，總線以雙向方式使用，因此數(shù)據(jù)可以在同一條線上接受或傳輸。該模式可用于所有接受-發(fā)射配置（1R1T、2R1T、1R2T和2R2T），通常用于PCB空間有限或BBP只有一個數(shù)據(jù)總線端口可用的情況，數(shù)據(jù)總線可以采用SDR或DDR。

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單端口全雙工模式

單端口全雙工用于FDD模式，數(shù)據(jù)速率低于30.72MHz的應(yīng)用。在這種模式下，總線分為兩部分，六位專用于接受數(shù)據(jù)，六位專用于發(fā)送數(shù)據(jù)。該模式可用于所有的接收器-發(fā)射器配置，總線可以作為SDR或DDR操作。因為在全雙工模式下，總線必須完成兩倍的數(shù)據(jù)傳輸，所以數(shù)據(jù)總線必須以兩倍于TDD模式的速度運行，來實現(xiàn)相同的發(fā)送和接受數(shù)據(jù)速率。

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雙端口半雙工模式

雙端口半雙工模式用于TDD模式和高達(dá)122.88MHz數(shù)據(jù)速率的應(yīng)用。在這種模式下，兩個數(shù)據(jù)端口都被使用，P0分配給I數(shù)據(jù)，P1分配給Q數(shù)據(jù)。端口可以雙向工作，數(shù)據(jù)方向發(fā)送還是接受通道有效決定。每條總線都可以SDR或DDR進(jìn)行操作。該模式可用于所有接受器-發(fā)射器配置。

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雙端口全雙工模式

雙端口全雙工模式用于FDD模式和數(shù)據(jù)速率低于61.44MHz的應(yīng)用。在這種模式下，兩個數(shù)據(jù)端口都被利用，P0被分配用于接受數(shù)據(jù)，P1被分配用于發(fā)送數(shù)據(jù)。允許在BBP和AD9361之間全雙工傳輸發(fā)送和接受數(shù)據(jù)。

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低壓差分信號（LVDS）兼容模式

低壓差分信號（LVDS）模式下，AD9361數(shù)據(jù)路徑接口使用并行數(shù)據(jù)總線（P0和P1）在AD9361和BBP之間傳輸數(shù)據(jù)，兩條總線（P0和P1）都使用LVDS信號

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LVDS模式下的最大時鐘速率和信號帶

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LVDS模式下不支持以下位

Swap Ports-在LVDS模式下，P0是發(fā)送端口，P1是接受端口，此配置不能更改。

Single Port Mode-兩個端口在LVDS模式下都啟用。

FDD FULL Port-LVDS不支持。

FDD Alt Word Order-LVDS不支持。

FDD Swap Bits-LVDS不支持。

SPI和附加接口信號

SPI總線為AD9361的所有數(shù)字控制提供了機制。每個SPI寄存器的位寬為8，每個寄存器都包含控制位、狀態(tài)檢測或控制器件所有功能的其他設(shè)置。

SPI總線

可以通過設(shè)置SPI配置寄存器中的位來配置SPI總線。這個寄存器是對稱的，D6相當(dāng)于D1，D5相當(dāng)于D2（D4和D3未使用）。該器件上電時在默認(rèn)模式（MSB優(yōu)先）。對稱位被“或”在一起，因此設(shè)置一個位會同時設(shè)置兩個位。當(dāng)D5和D2清零時，位序為MSB優(yōu)先，而當(dāng)這些位被置位時，位序被交換位LSB優(yōu)先。正確配置后，所有寄存器寫操作必須遵循所選的格式。

01

SPI_ENB：SPI_ENB是從BBP驅(qū)動到AD9361的總線使能信號。SPI_ENB在第一個SPI_CLK上升沿之前被拉低，通常在最后一個SPI_CLK下降沿之后再次被拉高，當(dāng)SPI_ENB為高電平時，AD9361忽略時鐘和數(shù)據(jù)信號，如果AD9361是SPI總線上唯一的設(shè)備，SPI_ENB可以拉低。

02

SPI_CLK：SPI_CLK是由BBP驅(qū)動的AD9361接口參考時鐘，它僅在SPI_ENB為低電平時有效。SPI_CLK最大頻率為50MHz。

03

SPI_DI,SPI_DO和SPI_DIO：當(dāng)配置為4線總線時，SPI利用兩個數(shù)據(jù)信號SPI_DI和SPI_DO。在該配置中，SPI_DI是從BBP驅(qū)動到AD9361的數(shù)據(jù)輸入線，SPI_DO是從AD9361到BBP的數(shù)據(jù)輸出線。當(dāng)配置為三線式總線時，SPI_DI用作雙向數(shù)據(jù)信號，既接受串行數(shù)據(jù)又發(fā)送串行數(shù)據(jù)。在三線配置中，該信號可被成為SPI_DIO來做區(qū)分。由BBP和AD9361在SPI_CLK的上升沿發(fā)送數(shù)據(jù)，并在SPI_CLK的下降沿采樣。SPI_DI(SPI_DIO)將控制字段和寫入數(shù)據(jù)字段從BBP傳送到AD9361，SPI_DO(或SPI_DIO)將讀取數(shù)據(jù)字段從AD9361返回到BBP。

附加接口信號

#01

CLOCK_OUT：CLOCK_OUT是一個輸出信號，用作BBP的主時鐘源。該時鐘可配置為外部輸入時鐘DCXO的緩沖版本或接受數(shù)據(jù)路徑ADC時鐘的分頻版。頻率必須小于61.44MHz。

#02

CTRL_IN[3:0]：CTRL_IN引腳是四位可編程輸入信號，用于手動RX增益和TX衰減控制。

#03

CTRL_OUT[7:0]：CTRL_OUT引腳是用于實時處理的八位可編程數(shù)字輸出信號。這些輸出包括內(nèi)部生成的功能和狀態(tài)位，如鎖相環(huán)鎖定、校準(zhǔn)完成和自動增益控制功能。

#04

lEN_AGC：用于自動增益控制的手動控制輸入。當(dāng)拉高時，EN_AGC引腳強制AGC解鎖，以便對增益設(shè)置進(jìn)行調(diào)整。如果未使用EN_AGC引腳，Gain Lock Delay位必須設(shè)為高電平。

#05

GPO[3:0]：GPO引腳是數(shù)字輸出，可以配置位檢測ENSM狀態(tài)或用作通用邏輯輸出。

#06

RESETB：RESETB是允許AD9361異步硬件復(fù)位的輸入信號。邏輯低電平復(fù)位器件（所有SPI寄存器復(fù)位至默認(rèn)設(shè)置，器件置于SLEEP模式）。

#07

SYNC_IN：用于同步多個AD9361器件之間數(shù)字時鐘的輸入。若未使用此引腳，則將其接地。