剛寫了一段 Verilog代碼，辛辛苦苦花了很長(zhǎng)時(shí)間綜合，在debug的過程中，卻找不到需要debug的信號(hào)了，查看網(wǎng)表發(fā)現(xiàn)沒有？

這種情況是因?yàn)槲覀兊哪承┲虚g信號(hào)被優(yōu)化掉了。

被優(yōu)化掉的原因有可能是你這個(gè)信號(hào)確實(shí)對(duì)后面的輸出沒用，我寫的這個(gè)項(xiàng)目由于還在中間過程，功能還沒有完善，所以不想把大量的中間信號(hào)作為輸出，所以被優(yōu)化掉了，以至于在debug過程中找不到這些信號(hào)。

如何解決這個(gè)問題呢？

很簡(jiǎn)單，最常用的就是在變量定義的時(shí)候添加語(yǔ)句：

（* keep = "true" *）

例如：

這樣即可，從網(wǎng)表中可以找到這些變量了。

當(dāng)然還有其他辦法，例如：

1、 信號(hào)前面將keep  hierarchy選擇yes ，或者選擇soft（在綜合時(shí)保持層次），這樣有利于你從模塊中找到你想抓取的信號(hào)和信號(hào)名不被更改。

（* keep_hierarchy = "yes" *）module fre( a, b, c, d);

or

（* keep_hierarchy = "yes" *）fre fre_inst( a, b, c, d);

2、 信號(hào)前面使用(* DONT_TOUCH= “{TRUE|FALSE}” *)，可以防止信號(hào)在綜合，以及布局布線的時(shí)候被優(yōu)化掉。

(* dont_touch = "true" *) wire a;

不在話下。