選項(xiàng)

說明

-assert?dumpoff?|?enable_diag?|?filter_past

定義SystemVerilog斷言（SVA）

dumpoff：禁止將SVA信息DUMP到VPD中

enable_diag：使能SVA結(jié)果報(bào)告由運(yùn)行選項(xiàng)進(jìn)一步控制

filter_past：忽略$past中的子序列

-cm?

指定覆蓋率的類型，包括：line（行覆蓋）、cond（條件覆蓋）、fsm（狀態(tài)機(jī)覆蓋）、tgl（翻轉(zhuǎn)率覆蓋）、path（路徑覆蓋）、branch（分支覆蓋）和assert（斷言覆蓋）。

如果包括兩種或以上的覆蓋率類型，可用“+”，如-cm line+cond+fsm+tgl

-cm_assert_hier

將SVA覆蓋率統(tǒng)計(jì)限定在文件列表中指定的module層次。

-cm_cond

進(jìn)一步細(xì)化條件覆蓋率的統(tǒng)計(jì)方式，包括：basic,std,full,allops,event,anywidth,for,tf,sop等選項(xiàng)。

-cm_count

在統(tǒng)計(jì)是否覆蓋的基礎(chǔ)上，進(jìn)一步統(tǒng)計(jì)覆蓋的次數(shù)

-cm_dir

指定覆蓋率統(tǒng)計(jì)結(jié)果的存放路徑，默認(rèn)是simv.cm

-cm_hier

指定覆蓋率統(tǒng)計(jì)的范圍，范圍在文件中定義，可以指定module名、層次名和源文件等。

-cm_log

指定仿真過程中記錄覆蓋率的log文件名

-cm_name

指定保存覆蓋率結(jié)果的文本文件的名稱

-cm obc

使能可觀察（observed）覆蓋率的編譯。傳統(tǒng)的覆蓋率跟功能的正確性毫無關(guān)聯(lián)，可觀察覆蓋率通過設(shè)置觀察點(diǎn)，一定程度上將代碼行覆蓋率與功能正確性關(guān)聯(lián)起來。

-comp64

在64-bit模式下對設(shè)計(jì)進(jìn)行編譯，并生成32-bit格式的可執(zhí)行文件用于32-bit模式仿真

-debug?或?-debug_all

使能UCLI命令行

-e

指定PLI應(yīng)用時main()程序的名稱

-f

指定文件列表的文件名，文件中可包括源代碼文件的路徑和名稱，也可以包括編譯選項(xiàng)參數(shù)

-file filename

類似于-f，但文件內(nèi)容更靈活，可以包含PLI選項(xiàng)和對象文件，可以使用轉(zhuǎn)義字符等

-full64

在64-bit模式下編譯，生成64-bit模式仿真的可執(zhí)行文件

-h or -help

列舉常用的編譯選項(xiàng)和運(yùn)行選項(xiàng)的參數(shù)

-I

交互模式的編譯，讓VCS自動包括+cli，-P virsims.tab選項(xiàng)，并支持VirSim后處理模式下生成VCD+文件。

-ID

顯示及其的hostid或dongle ID

-ignore

屏蔽SV中unique/priority型的if或case語句的告警信息，參數(shù)包括：unique_checks、priority_checks、all。

-j

設(shè)定并行編譯的進(jìn)程數(shù)，“j”后面沒有空格

-l

指定記錄VCS編譯和運(yùn)行信息的log文件名

-line

使能VriSim中的單步運(yùn)行

-lmc-swift

使能LMC SWIFT接口

-Mdir=

指定一個目錄讓VCS存儲編譯產(chǎn)生的文件，默認(rèn)是csrc

-Mlib=

指定一個目錄讓VCS搜索某個模塊是否需要重新編譯。

與-Mdir配合，可以實(shí)現(xiàn)不同模塊的增量編譯。

-Mmakeprogram=

指定用于make對象的程序，默認(rèn)是make

-Mupdate[=0]

默認(rèn)情況下，VCS編譯時會覆蓋上次編譯生成的makefile。如果想保留上次的makefile，使用-Mupdate=0；如果不帶=0，則進(jìn)行增量編譯，并覆蓋上次的makefile。

-noIncrComp

關(guān)閉增量編譯

-notice

顯示詳細(xì)的診斷信息

-ntb

使能ntb（Native TestBench），支持OpenVera驗(yàn)證平臺語言結(jié)構(gòu)。

-o

指定編譯生成的可執(zhí)行文件的名稱，默認(rèn)是simv

-timescale=/

源代碼文件中有的包括`timescale編譯指令，有的不包括，如果在VCS命令行中，不包括`timescale的源代碼文件在最前面，VCS會停止編譯。使用-timescale選項(xiàng)為這些在前面且又沒有`timescale的源文件指定timescale

-override_timescale=/

讓源文件統(tǒng)一使用指定的timescale

-P

指定PLI表文件

-pvalues+=

改變指定參數(shù)的值

-parameters

通過文件的方式改變參數(shù)的值，參數(shù)的路徑和改變的值均在文件中定義

-q

安靜模式，屏蔽VCS的編譯信息

-R

在編譯之后立即執(zhí)行產(chǎn)生的可執(zhí)行文件

-s

剛開始仿真時即停止，一般與-R和+cli配合使用

-V

使能verbose模式

-v

指定verilog庫文件

-y

指定verilog庫路徑

+libext+

讓VCS在verilog庫路徑下搜索指定的擴(kuò)展名文件，與-y配合

-vera

指定標(biāo)準(zhǔn)的Vera PLI表文件和對象庫

+acc+1|2|3|4

使能PLI中的ACC（PLI 1.0的一種方式）

+cli+[=]1|2|3|4

使能CLI調(diào)試功能

+autoprotect[]

生成一個加密的源文件

+protect[]

生成一個加密的源文件，只加密`protect/`endprotect部分

+putprotect+

指定加密文件存放的目錄

+csdf+precompile

在VCS編譯源代碼時預(yù)先SDF文件

+define+=

定義一個文本宏，與源文件中的`ifdef配合

+error+

將編譯時運(yùn)行的NTB錯誤增加到N

+incdir+

指定VCS搜索`include指令使用的包含文件的目錄，可以用“+”定義多個目錄。

+maxdelays

使用SDF文件中的max值

+mindelays

使用SDF文件中的min值

+typdelays

使用SDF文件中的typ值

+nbaopt

刪除非阻塞賦值語句中的延時

+neg_tchk

使能時序檢查中的負(fù)延時

+nospecify

屏蔽specify塊中的路徑延時和時序檢查

+notimingcheck

屏蔽specify塊中的時序檢查

+nowarnTFMPC

屏蔽編譯時的“Too few module port connections”告警信息

+no_notifier

屏蔽一些時序檢查系統(tǒng)任務(wù)中定義的notifier寄存器的翻轉(zhuǎn)（toggling），但不影響時序violation的報(bào)告

+no_tchk_msg

屏蔽時序檢查的告警信息，但不關(guān)閉時序檢查時notifier寄存器的翻轉(zhuǎn)（toggling）

+optconfigfile+

指定Radiant技術(shù)和二態(tài)仿真用到的配置文件名

+prof

讓VCS在仿真過程中生成一個vcs.prof文件，記錄設(shè)計(jì)中最耗CPU時間的module、層次和verilog結(jié)構(gòu)

+race

讓VCS在仿真過程中生成一個race.out文件，記錄設(shè)計(jì)中所有的競爭冒險(xiǎn)

+radincr

增量編譯時使能Radiant技術(shù)

+sdf_nocheck_celltype

SDF反標(biāo)時不檢查SDF文件中的CELLTYPE的一致性

+sdfverbose

顯示SDF反標(biāo)時的詳細(xì)告警和錯誤信息

+v2k

支持Verilog-2001標(biāo)準(zhǔn)

+vc[+abstract][+allhdrs][+list]

使用DirectC接口時，使能verilog直接調(diào)用C/C++函數(shù)

+vcs+flush+log

加速編譯仿真時log文件緩存的刷新頻率

+vcs+flush+all

+vcs+flush+log，+vcs+flush+dump和+vcs+flush+fopen的集合

+vcs+initmem+0|1|x|z

初始化設(shè)計(jì)中所有存儲器的值

+vcs+initreg+0|1|x|z

初始化設(shè)計(jì)中所有寄存器的值

+vcs+lic+wait

一直等待license

+vpi

使能VPI

+warn=[no]ID|none|all,...

使能或關(guān)閉告警信息

選項(xiàng)

說明

-a

將仿真顯示的log信息附件在指定文件尾部

-E

執(zhí)行指定的程序用來顯示生成simv可執(zhí)行文件時VCS使用的編譯選項(xiàng)

-i

指定一個VCS執(zhí)行仿真時包含CLI命令的文件，一般與-ucli配合

-k | off

指定一個文件，用來記錄VCS仿真過程中的CLI和VirSim交互命令，默認(rèn)是vcs.key，off選項(xiàng)是關(guān)閉記錄。

-sverilog

支持SystemVerilog

-ucli

使能UCLI命令

-vcd

指定VCD波形文件名，默認(rèn)是verilog.dump，會被源代碼文件中的$dumpfile覆蓋

+vcs+learn+pli

追蹤當(dāng)前仿真的ACC選項(xiàng)，記錄在pli_learn.tab文件中，下次仿真時可以用+applylearn來重新編譯。

+vcs+nostdout

關(guān)閉所有$monitor和$display的文本輸出，但依然會記錄在-l的log文件中。

+vera_load=

定義Vera對象文件

+vera_mload=

定義一個包括多個Vera對象文件的文本文件

選項(xiàng)

說明

-RI

編譯完成之后馬上啟動VirSim，進(jìn)入交互模式

-RIG

不編譯，啟動VirSim使用已有的可執(zhí)行文件，進(jìn)入交互調(diào)試模式。

+sim+

指定使用的可執(zhí)行文件名，與-RIG配合

-RPP

運(yùn)行后處理（Post-Processing）模式：啟動VirSim，使用VCD+文件

-PP

支持在源代碼文件中調(diào)用$vcdpluson生成VPD文件

+cfgfile+

定義一個VCS使用的已建好的場景配置文件

+vslogfile[+]

保存一個VirSim命令的log文件，默認(rèn)是VirSim.log