SerDes架構(gòu)是在Intel的PIPE 5.0規(guī)范（5.1版本已有Serdes PIPE描述）中引入的，通過將原來屬于PCS層的部分邏輯移至MAC層，從而達(dá)到簡化PHY（包含PCS和PMA）結(jié)構(gòu)的目的。PHY interface是一套用于PCIe、SATA、USB、displayPort協(xié)議的接口，簡化后的PHY（Serdes PIPE架構(gòu)）更容易適配不同的應(yīng)用。針對PCIe，在Gen5及其以上速率中推薦使用SerDes架構(gòu)。

從下圖可以看到，在SerDes PIPE架構(gòu)中，8b/10b or 128b/130b encode/decode 和Elastic buffer在MAC層。在original PIPE架構(gòu)中，8b/10b or 128b/130b encode/decode 和Elastic buffer在PCS層。這是兩種架構(gòu)最明顯的差異。

如表6-5，通過PHY mode配置可選擇適配的協(xié)議。其中PHY mode為0表示支持PCIe協(xié)議。

1.接口信號上的差異

original PIPE架構(gòu)和serdes PIPE架構(gòu)存在部分相同的信號（此處包含信號名相同但是位寬不同的信號），也存在各自獨享的信號。

1.1.相同的信號

如圖所示，TxData信號，在original PIPE架構(gòu)中，其信號位寬是8bits/16bits/32bits，這是完成8b/10b or 128b/130b encode前的數(shù)據(jù)位寬。而在serdes PIPE架構(gòu)中，其信號位寬是10bits/20bits/40bits/80bits，這是完成8b/10b or 128b/130b encode后的數(shù)據(jù)位寬。

1.2.Serdes PIPE架構(gòu)獨享的信號

如下圖所示，RxCLK和RxCLK2以及RxWidth[1:0]為Serdes PIPE架構(gòu)獨享的信號。

1.3.original PIPE架構(gòu)獨享的信號

獨享信號可分為數(shù)據(jù)信號和命令信號兩類。

數(shù)據(jù)信號中TxDatak表示TxData是控制信號還是數(shù)據(jù)信號。通過TxStartBlock信號，MAC能告知PHY，當(dāng)前TxData的0 Byte是128b block的首個字節(jié)。

命令信號包含TxSyncHeader、RxSyncHeader。TxSyncHeader是組成130b的同步頭。

TODO:介紹其他信號

參考文檔

PHY Interface for the PCI Express, SATA, USB 3.2, DisplayPort, and USB4 Architectures Revision 6.2.1.pdf