quartus 如何實(shí)現(xiàn)IP核的參數(shù)化調(diào)用
時間：2025-12-07 20:12:09
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? ? 在進(jìn)行編碼時，我們時常會使用到乘法器，除法器，等較復(fù)雜功能模塊，為此fpga vendor設(shè)計(jì)定制了IP核，用戶通過調(diào)用IP核來實(shí)現(xiàn)所需功能，耗費(fèi)資源少且利于時序收斂。我們在日常verilog編碼過程期望通過參數(shù)化的方式調(diào)用IP核。例如IP的位寬，時延，部分關(guān)鍵特性期望可以通過參數(shù)調(diào)用的方式實(shí)現(xiàn)，而不是通過打開GUI界面通過手動選擇的方式實(shí)現(xiàn)。其實(shí)實(shí)現(xiàn)方式很簡單。首先通過手動打開quartus，采用手動調(diào)用的方式選擇想要使用的IP核，完成配置后并且產(chǎn)生IP，在生產(chǎn)的例化代碼中查看如何配置功能和參數(shù)，然后自己按照例化案例模塊中的格式編寫一個verilog模塊將IP包一層，并且關(guān)鍵特性使用參數(shù)化。這樣就能實(shí)現(xiàn)IP核的參數(shù)化調(diào)用了。
首先通過器件手冊獲取IP核說明，也可以通過官網(wǎng)查詢（https://www.intel.cn/content/www/cn/zh/docs/programmable/683037/23-1/core-references-91023.html）
本案例中LPM_MULT Intel FPGA IP 核是一個兩個輸入數(shù)據(jù)乘法器，兩個相乘數(shù)據(jù)作為輸入，所得結(jié)果作為輸出。
1.IP功能特性描述
LPM_MULT 核提供如下特性：
生成一個乘法器將兩個輸入數(shù)據(jù)值相乘
支持1–256位數(shù)據(jù)寬度
支持有符號和無符號數(shù)據(jù)表示格式
支持區(qū)域或速度優(yōu)化
支持具有可配置輸出延遲的流水線操作
為專用數(shù)字信號處理（DSP）模塊電路或邏輯單元（LE）中的實(shí)現(xiàn)提供選項(xiàng)。
2.IP參數(shù)設(shè)置
3.接口信號
4.quartus如何調(diào)用IP
FPGA IP描述文檔路徑
5.參數(shù)化調(diào)用IP
參考quartus工具給出的lpm_mult調(diào)用方法，參數(shù)化調(diào)用IP。
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