在前述文章，BUCK電路模擬補償器的數(shù)字化過程 ，我們討論了模擬補償器的數(shù)字化，事實上，數(shù)字化過程的第一個重要的環(huán)節(jié)就是ADC對反饋量的采樣，本文就重點探討一下由于ADC采樣頻率帶來的一些問題，進而討論一下相應的解決方案。

一.ADC采樣頻率對電源環(huán)路帶寬的影響

圖1 ADC采樣的基本結構

在ADC模塊中，一般會經(jīng)過合適的時鐘選擇及分頻，產(chǎn)生一個合適的時鐘作為ADC采樣及轉換的時鐘頻率，并且會有一個電源作為ADC轉換的參考電源，對模擬信號進行量化，比如AVDD 3.3V。ADC模塊包含專用ADC內核和共享ADC內核，專用ADC內核固定接某一個ADC的采樣通道，對采樣時間要求不高，而共享ADC內核會接不同的ADC采樣通道，這必然會涉及到ADC通道的切換。在圖1中，我們可知，模擬信號從ADC采樣通道進去后，會進行采樣，這會產(chǎn)生一定的延時，而采樣后的信號會經(jīng)過ADC轉換，這也會消耗一定的時間，最終它的結果會送到ADCBUF寄存器去被軟件處理，或者被數(shù)字濾波器或者數(shù)字比較器所用。關于ADC的具體性能，我們在后面的文章中會詳細討論，此處不做過多探討。

圖2 ADC的采樣含義

一般來說，ADC的采樣轉換，需要一定的觸發(fā)信號，當發(fā)生觸發(fā)時，ADC或者開始直接轉換，或者開始采樣并采樣結束后轉換，這和ADC通道接的是專用內核還是共享內核有關。這時候表示模擬信號流逝的時間軸就不是時間的含義了，而是表示對信號的一次一次的采樣，每次采樣之間的時間就是ADC的采樣間隔Ts，經(jīng)過ADC轉換后，模擬信號就被轉換為了離散數(shù)字信號，這些數(shù)字基于ADC的參考電壓和ADC的位數(shù)精度，來表示被采樣的模擬信號的大小。

圖3 ADC的采樣間隔和ADC采樣轉換延時

當每一次進行觸發(fā)ADC后，需要一個時間來完成轉換及中斷申請，而后在ADC中斷中從ADCBUF中得到ADC的結果，這部分時間延時，在芯片硬件上會有一些措施會讓這部分延時盡可能地減小，以便給環(huán)路控制算法留出足夠的時間。這里需要注意的是，在每一次采樣后，一直到下一次采樣之前都會保持上一次的采樣結果，這就是零階保持器ZOH.

圖4 ZOH的概念

百度百科對ZOH的解釋，如圖4所示，這是一種最簡單的采樣保持器，每一個采樣區(qū)間之間的信號值為常值，其一階導數(shù)為0，這就是零階保持器的來由，它可以將數(shù)字采樣信號還原回連續(xù)信號。

圖5 采樣頻率造成的相位損失

了解了ADC采樣造成的延時，以及ADC采樣的零階保持器特性，我們可以看一下ADC采樣在環(huán)路控制中造成的相位損失，如圖5所示，當在占空比50%處進行ADC觸發(fā)采樣時，在綠色波形上升沿處進入控制環(huán)路計算，在下一個周期初始進行占空比的更新，則此時造成的相位損失如下式，

其中fx為環(huán)路控制帶寬，而fsample為采樣間隔頻率，所以，當采樣頻率相對于帶寬非常大時，這個相位損失會比較小，但是現(xiàn)實中，采樣頻率只能最大設置為電源開關頻率（對定頻變換器而言），以確保每一個開關周期都能對占空比進行一次更新，所以為了盡可能減小ADC造成的相位損失，我們需要將帶寬設為一個合適的值，如通常所建議的1/20開關頻率，ADC造成的相位損失為18C.

圖6 優(yōu)化ADC觸發(fā)時刻以優(yōu)化相位損失

當我們將ADC觸發(fā)時刻改為1/2的duty_off時間時，我們讓占空比在下一個周期一得到計算結果后則立即更新占空比，則可以將相位損失減小為原來的一半，如下式

當建議設計fx為fsample的1/20時，則由于ADC采樣導致的相位延時為9C.

二.ADC采樣的混疊效應及解決方式

大家試想一下，為什么我們建議采樣頻率和帶寬保持1/20的倍數(shù)關系呢？實際上，是由于在采樣學上，有一個奈奎斯特采樣定律，奈奎斯特頻率代表了對應采樣頻率的采樣能力。

采樣必須以一定的速率采樣，采樣頻表示采樣的速率，當采樣頻率越高時，則采樣到的信號越精確，當采樣頻率是關心的信號頻率的兩倍時，則信號還原后的頻率不會失真，但是信號幅值會存在失真，所以在采樣學上，建議采樣頻率為信號頻率的10倍以上時，才不會引起信號幅值的明顯失真。

經(jīng)過上述了解，我們可知，采樣頻率的一半稱作奈奎斯特頻率，要確保信號頻率不失真，我們需要信號頻率低于奈奎斯特頻率，要確保信號幅值不失真，則需要讓關心的信號頻率為奈奎斯特頻率的1/5，甚至于10分之一。因此，我們建議環(huán)路帶寬設置為1/20采樣頻率（1/10的奈奎斯特頻率），減小奈奎斯特頻率對相位的影響。

接下來，我們分析一下不同采樣頻率下信號還原的情況是什么呢？

圖7 高采樣頻率時的信號還原

當我們采用9倍于所關心頻率的信號時去做ADC采樣時，那么此時我們通過圖7可知，采樣信號被還原后比較接近原始的連續(xù)信號。

當我們采用奈奎斯特頻率fn去采樣所關心的頻率信號時，我們發(fā)現(xiàn)采樣后的信號，除了原有信號頻率之外，在還原的信號中發(fā)現(xiàn)一個低頻的信號，另外零階保持后的信號幅值本身也發(fā)生了明顯的失真。

圖8 較低采樣頻率導致的信號畸變

圖9 用1/2信號頻率去采樣信號造成的信號畸變

當我們采用一半的信號頻率去采樣原始信號時，發(fā)現(xiàn)信號發(fā)生了非常嚴重的幅值畸變，并且在還原信號中帶入了一個明顯的低頻信號。

通過上述的分析，我們可以看出采樣頻率對準確采樣并還原信號的重要性。一般來說，ADC對高于奈奎斯特頻率以上的信號進行采樣，都會帶來一個低頻假信號，而這個假信號如果被MCU所接收，那么它將做出錯誤的指令判斷。所以，我們一定要避免它的出現(xiàn)。

圖10 混疊效應的說明

如圖10所示，當我們假定采樣頻率為100Hz，那么對應于采樣頻率的奈奎斯特頻率為50Hz，對所有高于50Hz的信號進行采樣，都會帶來一個低頻假信號，如70Hz會帶來30Hz，160H會帶來40Hz，510Hz會帶來10Hz等，真實信號的頻率和混疊進來的低頻信號的計算關系我們在此不進行探討，有興趣可以去查閱相關資料。

既然我們不希望混疊信號的發(fā)生，那么如何消除它呢？有人說，會建議用數(shù)字濾波器，但是這往往是不現(xiàn)實的，因為MCU無法區(qū)分低頻混疊信號和真實信號，所以它將他們統(tǒng)統(tǒng)濾除，那么將有用信號濾除顯然是不合理的。正確的做法，一般是盡可能在采樣信號進入MCU之前就將所有高于奈奎斯特頻率以上的信號濾除掉，并且具有一定的衰減，這樣就不會產(chǎn)生混疊頻率，常用的濾除方式是采用RC濾波器。

圖11 抗混疊濾波器設計1

ADC內部一般會有一個采樣保持電容CHOLD,這個電容在規(guī)格書上能夠查詢得到，如圖12所示，共享內核典型值為18pF，專用內核典型值為5pF，這里，我們以共享內核為例，一般推薦將濾波電容設為50-100倍的保持電容，以確保在ADC采樣時，不管是對保持電容充電，還是保持電容放電，不至于影響到輸入模擬信號的幅值，這對于共享內核非常重要，因為共享內核會連接到不同的輸入通道上，而每一個通道的電壓會有不同，如果處理不得當，會產(chǎn)生不同的電壓通道之間產(chǎn)生crosstalk而導致采樣錯誤或者降低精度。

圖12 ADC主要結構參數(shù)

圖13 ADC的模擬輸入通道內部結構

由ADC的內部結構，我們可知，模擬通道上面除了信號源阻抗RS之外，ADC內部還有一系列阻抗，如連接電阻RIC為300ohm，采樣開關的電阻RSS為44ohm，所以這些電阻會導致給保持電容充電時間變長，為了得到準確的采樣電壓，需要適當加大采樣時間。

圖14 抗混疊濾波器設計2

當濾波器電容C確定后，我們可以根據(jù)RC的轉折頻率來求得電阻值選擇，由于采樣頻率是開關頻率，則奈奎斯特頻率就是一半的開關頻率，我們希望在奈奎斯特頻率處的輸入信號能有20db衰減，則RC的轉折頻率應該設為1/10的奈奎斯特頻率，如圖14，可以將電阻R確定下來。

總結，通過分析ADC采樣帶來的兩個典型問題，并且對其解決方案做了探討，可以更好地理解對數(shù)字補償器的設計。