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晶振電路是嵌入式系統(tǒng)不可或缺的部分，尤其是一些需要高精度時(shí)鐘的場(chǎng)合，如CAN通信需求，使用外部晶振是常見的做法。

一.皮爾斯振蕩電路基本介紹

現(xiàn)如今使用最為廣泛的晶振電路是所謂的皮爾斯振蕩電路，如圖1所示。其中的反相器U1通常包含在MCU或者ASIC中。

圖1 皮爾斯振蕩電路的基本模型

大多數(shù)系統(tǒng)設(shè)計(jì)者不是很注意振蕩電路的設(shè)計(jì)，直到出現(xiàn)問題后才引起重視。接下來，我們從元件級(jí)別分析一下皮爾斯振蕩電路及其運(yùn)行的關(guān)鍵點(diǎn)，同時(shí)討論對(duì)其典型設(shè)計(jì)的過程。首先，我們通過Barkhausen準(zhǔn)則來說明振蕩電路如何工作。在期望的振蕩頻率處，我們需要其整個(gè)環(huán)路增益大于等于1，以便維持其振蕩條件，另外，整個(gè)環(huán)路的相移是0或者2*Π的整數(shù)倍。

圖2 皮爾斯振蕩電路的相移分析

二.晶體振蕩器各個(gè)部分器件的設(shè)計(jì)影響

整個(gè)環(huán)路的相位設(shè)計(jì)：

具體來說，首先U1作為反相器會(huì)提供-180C的相移，另外-180C的相移取決于外部器件，以滿足Barkhausen準(zhǔn)則。如果U1提供的相移是-185C，那么其它部分的電路會(huì)自動(dòng)調(diào)整相移為-175C，以滿足-360C的相移。

整個(gè)振蕩環(huán)路的增益，是U1的跨導(dǎo)增益，然后再疊加C1,C2的電抗增益，及Rs的增益，三者增益乘積就是整個(gè)環(huán)路增益。對(duì)于初始設(shè)計(jì)而言，Rs的值可以設(shè)計(jì)為C2電抗值一樣。

對(duì)于這些器件的影響來說，減小C1,C2的電容值時(shí)，就增加了環(huán)路的增益，而增加Rs值就減小了環(huán)路的增益，這一點(diǎn)大家需要注意。

反饋電阻的設(shè)計(jì)影響：

對(duì)于反饋電阻Rf來說，它的主要作用是線性化數(shù)字CMOS電路反相器。具體來說，Rf在反相器輸出端通過電阻給反相器輸入電容Cin及負(fù)載電容C1充電，這樣就把一個(gè)邏輯電路轉(zhuǎn)換為一個(gè)模擬運(yùn)放電路。

通常反饋電阻Rf會(huì)包含在MCU或者ASIC電路中，同樣的，我們可以通過一些測(cè)試方法，判斷是否MCU或者ASIC集成了相應(yīng)的反饋電阻Rf。

當(dāng)將晶體X1以及C1,C2,Rs等全部移除電路后，測(cè)量反相器的輸入和輸出電壓值，如果內(nèi)部集成了反饋電阻Rf，則會(huì)看到輸入電壓和輸出電壓都是1/2Vcc附近。如果沒有集成內(nèi)部Rf，則輸入電壓和輸出電壓值為低電平0或者高電平1.

圖3 振蕩頻率和Rf電阻的匹配關(guān)系

不同的工作振蕩頻率，可以匹配不同的反饋電阻，振蕩頻率越低，則對(duì)應(yīng)的反饋電阻越大，具體關(guān)系可以參考圖3所示的表格。

通常，我們可以通過調(diào)整Rf來優(yōu)化其設(shè)計(jì)值，將所有器件包括X1,C1,C2,Rs裝上，調(diào)整Rf值，畫出頻率和Rf的關(guān)系曲線，會(huì)發(fā)現(xiàn)牽引振蕩頻率的點(diǎn)，那么可以選擇高于這個(gè)點(diǎn)以上的Rf電阻。

輸出串聯(lián)電阻Rs的設(shè)計(jì)影響：

和反相器相串聯(lián)的電阻Rs的主要作用，其一，隔離反相器的輸出和外部阻抗網(wǎng)絡(luò)。其二，提供控制晶體的驅(qū)動(dòng)水平的自由度，通過流過晶體的電流來表示，并同時(shí)可以調(diào)整環(huán)路的增益。

通常Rs必須要和音叉晶體來使用，因?yàn)橐舨婢w有一個(gè)最大驅(qū)動(dòng)水平1微瓦，如果此時(shí)沒有一個(gè)大于10k的電阻的話，那么晶體很可能會(huì)被物理損壞。

一般的，Rs和C2可以組成一個(gè)滯后網(wǎng)絡(luò)，以便增加相應(yīng)的相移，當(dāng)某些條件下，尤其是低于8M時(shí)，如果有這部分額外相移，可以減小時(shí)域的抖動(dòng)或者頻域的相噪。有些時(shí)候，尤其是高頻下，由于反相器的輸出阻抗和C2電容組成的網(wǎng)絡(luò)產(chǎn)生的相移已經(jīng)足夠，這時(shí)，雖然不需要提供額外相移，但是還是需要減小晶體驅(qū)動(dòng)水平。

U1反相器的設(shè)計(jì)影響：

U1反相器的主要作用，是提供必要的增益去保持振蕩，同時(shí)產(chǎn)生-180C的相移。如果U1是MCU或者ASIC的一部分，那么生產(chǎn)商需要指定一些晶體的關(guān)鍵參數(shù)，如可以工作的最大ESR等。

如果U1不是MCU或者ASIC的部分，那么設(shè)計(jì)時(shí)需要選擇合適的增益和相位調(diào)整的反相器，以便工作在特定頻率或者范圍，有必要時(shí)，可以進(jìn)行仿真。

有一點(diǎn)需要注意的是，并非所有的數(shù)字反相器都可以作為振蕩器場(chǎng)合使用，有些數(shù)字反相器的傳輸延時(shí)非常大，即使在低頻下也是顯得大。在過去，通常需要選擇無buffer的反相器，但是隨著高速應(yīng)用的需求及技術(shù)的發(fā)展，反相器的延時(shí)都已經(jīng)減小了，所以這通常不是問題，具體可以參考相應(yīng)的產(chǎn)品的特性。

負(fù)載電容的設(shè)計(jì)影響：

X1晶體，和C1, C2負(fù)載電容可以構(gòu)成一個(gè)外部網(wǎng)絡(luò)，提供-180C的相移，以滿足Barkhausen準(zhǔn)則，以持續(xù)振蕩。

大多數(shù)情況下，C1和C2可以設(shè)置為一樣的值，如果有需要，C2可以比C1大一些，設(shè)置中心頻率，并增加環(huán)路增益，環(huán)路電壓增益是和C2/C1的值相關(guān)的。

最后提一下，晶體振蕩器電路需要的是一個(gè)，并聯(lián)模式的基本的振蕩器，在皮爾斯振蕩器中，它工作在電抗曲線的感性區(qū)。

三．具體振蕩電路設(shè)計(jì)案例說明

圖4 設(shè)計(jì)20M時(shí)鐘的基本要求示例

如圖4所示，我們介紹一個(gè)20M時(shí)鐘，+-50ppm頻率溫度穩(wěn)定度的需求，常溫為+-50ppm的容差，工作溫度為-20C到70C的范圍，其它要求比如低成本，SMT等。

我們首先給出一些已知條件，反相器是MCU的部分，且我們可以查到Cin=4p，Cout=9pF。Rf的反饋電阻不是內(nèi)部的。MCU規(guī)定允許的最大晶體的ESR為40ohm，以穩(wěn)定運(yùn)行在指定頻率。

最終我們要把C1,C2,Rs，Rf求出來，并且指定晶體。

首先，我們先選擇一個(gè)Rf，根據(jù)前述的頻率要求，我們選擇1M電阻。C1,C2,Cin,Cout將設(shè)置所需要的負(fù)載電容，一般來說，對(duì)于一個(gè)時(shí)鐘設(shè)置，我們需要負(fù)載電容是一個(gè)標(biāo)準(zhǔn)電容值，以方便購買，如18pF或者20pF等,這也是兩個(gè)晶體行業(yè)最普遍的負(fù)載電容值。

圖5 負(fù)載電容計(jì)算

在皮爾斯振蕩電路中，負(fù)載電容可以求解如上圖5所示的公式。大多數(shù)設(shè)計(jì)者可能不知道Cin，Cout這兩個(gè)參數(shù)的存在，或者不知道如何得這兩個(gè)參數(shù)。

Cin和Cout的值相比外部電容C1,C2的值，也是很重要的值。當(dāng)我們不確定這兩個(gè)參數(shù)時(shí)，可以猜測(cè)估算它為5pF，后續(xù)可以通過改變C1,C2的設(shè)計(jì)起始值來進(jìn)行優(yōu)化。

圖6 確定負(fù)載電容

通過幾次迭代，根據(jù)PCB雜散電容為3pF，Cin=4pF，Cout=9pF，則可以求得負(fù)載電容為19.7pF=20pF。C1=C2=27pF。

指定晶體的負(fù)載電容是20pF，我們需要頻率滿足常溫的容差是+-50ppm。通常容差可以在板上校準(zhǔn)，但是我們的需求是在生產(chǎn)中無需trimming，即可達(dá)到期望的精度。為了設(shè)計(jì)這個(gè)無校準(zhǔn)容差規(guī)格，我們需要知道在負(fù)載電容20pF附近，晶體頻率如何隨著負(fù)載電容變化而變化。

圖7 Trim敏感公式

上述公式中，C1為晶體的動(dòng)態(tài)電容，C0為晶體的寄生電容，CL為負(fù)載電容，此處案例中為20pF。

上述方程表達(dá)了在負(fù)載電容20pF附近，每移動(dòng)1pF，常溫下輸出頻率變化的范圍，首先我們需要知道動(dòng)態(tài)電容和寄生電容。當(dāng)然，在沒有得到晶體產(chǎn)品之前，我們可以假定一個(gè)值，然后得到產(chǎn)品后再去確認(rèn)這個(gè)參數(shù)，來決定我們假定的范圍是否足夠。

典型的標(biāo)準(zhǔn)晶體的Trim敏感度指標(biāo)是-15ppm/pf到-30ppm/pF。因此我們?cè)O(shè)定晶體的容差規(guī)格為+-20ppm。

一旦你確定了實(shí)際的晶體的C0,C1數(shù)據(jù)，你可以確定我們所設(shè)定的margin是否足夠，中心的頻率的生產(chǎn)數(shù)據(jù)也需要分析一下，是否有必要調(diào)整C1,C2的值。

一般來說，容差規(guī)格越緊，則晶體價(jià)格越高，標(biāo)準(zhǔn)晶體的容差范圍一般是+-25ppm，或者是+-50ppm。同時(shí)負(fù)載電容CL會(huì)直接影響容差規(guī)格和價(jià)格，在Trim敏感度方程中，CL越小，則敏感度越大。最終C2設(shè)置為27pF，根據(jù)前述設(shè)計(jì)準(zhǔn)則，會(huì)將Rs設(shè)計(jì)為和C2電抗一致的阻抗值，頻率越高，則Rs越小。