在SoC（System on Chip）驗證中，寄存器級驗證是確保芯片功能正確性的核心環(huán)節(jié)。UVM（Universal Verification Methodology）憑借其標準化的寄存器模型（RAL）和層次化驗證架構(gòu)，成為寄存器驗證的主流方法。本文結(jié)合工程實踐，闡述基于UVM的寄存器驗證環(huán)境構(gòu)建方法。

一、寄存器模型分層設計

SoC寄存器采用三級分層結(jié)構(gòu)：

Reg Field（寄存器域）：最小功能單元，例如某DMA控制器的狀態(tài)寄存器包含busy、error等域。

Reg（寄存器）：由多個域組成，如DMA_CTRL寄存器包含start、pause等控制域。

Reg Block（寄存器塊）：按功能模塊劃分，例如DMA模塊的寄存器集合構(gòu)成一個Reg Block。

UVM通過uvm_reg_field、uvm_reg和uvm_reg_block類實現(xiàn)分層建模。例如，在驗證某SoC的UART模塊時，可定義如下寄存器模型：

systemverilog

class uart_reg_model extends uvm_reg_block;

 uvm_reg uart_ctrl;

 uvm_reg uart_status;

 function void build();

   uart_ctrl = uvm_reg::type_id::create("uart_ctrl", null, get_full_name());

   uart_ctrl.configure(this, 8, 0, "RW", 0); // 8位寬，可讀寫，復位值0

   uart_status = uvm_reg::type_id::create("uart_status", null, get_full_name());

   uart_status.configure(this, 8, 8, "RO", 0); // 只讀，復位值0

 endfunction

endclass

二、驗證環(huán)境組件實現(xiàn)

寄存器驗證環(huán)境需包含以下核心組件：

Adapter：實現(xiàn)RAL模型與DUT接口的協(xié)議轉(zhuǎn)換。例如，將RAL的uvm_reg_item轉(zhuǎn)換為APB總線事務：

systemverilog

class apb_adapter extends uvm_reg_adapter;

 virtual task reg2bus(uvm_reg_item rw, uvm_sequence_item bus_item);

   apb_transaction apb_tx = new();

   apb_tx.addr = rw.addr;

   apb_tx.data = rw.data;

   apb_tx.rw = (rw.kind == UVM_WRITE) ? 1'b1 : 1'b0;

   bus_item = apb_tx;

 endtask

endclass

Predictor：根據(jù)總線事務預測寄存器值，更新RAL模型的mirrored_value。例如，捕獲APB寫事務并更新模型：

systemverilog

class apb_predictor extends uvm_subscriber #(apb_transaction);

 uvm_reg_map reg_map;

 virtual function void write(apb_transaction tx);

   uvm_reg_item rw = new();

   rw.addr = tx.addr;

   rw.data = tx.data;

   rw.kind = (tx.rw) ? UVM_WRITE : UVM_READ;

   reg_map.do_predict(rw); // 更新鏡像值

 endfunction

endclass

Scoreboard：比較RAL模型的desired_value與mirrored_value，檢測寄存器讀寫錯誤。例如，在復位測試中檢查所有寄存器值是否符合預設的POR（Power-On Reset）值：

systemverilog

class reg_scoreboard extends uvm_scoreboard;

 uvm_reg_block reg_model;

 virtual task run_phase(uvm_phase phase);

   foreach (reg_model.regs[i]) begin

     uvm_reg reg = reg_model.regs[i];

     uvm_reg_field field;

     foreach (reg.get_fields(fields)) begin

       if (field.get_access() != "RO" && field.get_reset() != "X") begin

         uvm_reg_data_t expected = field.get_reset_value();

         uvm_reg_data_t actual = field.get_mirrored_value();

         if (expected != actual)

           `uvm_error("REG_CHECK", $sformatf("Field %s mismatch: expected %0h, actual %0h",

                      field.get_name(), expected, actual));

       end

     end

   end

 endtask

endclass

三、測試場景與覆蓋率收集

通過內(nèi)置序列（Sequence）實現(xiàn)自動化測試：

復位測試：使用uvm_reg_hw_reset_seq驗證所有寄存器復位值。

隨機訪問測試：通過uvm_reg_bit_bash_seq對每個寄存器域進行隨機讀寫。

邊界條件測試：針對關鍵寄存器（如中斷掩碼寄存器）設計特定測試用例。

覆蓋率收集需覆蓋功能覆蓋率和代碼覆蓋率：

systemverilog

covergroup reg_cg with function sample(uvm_reg_field field);

 cp_field_value: coverpoint field.get_mirrored_value() {

   bins values[] = {[0:field.get_n_bits()**2-1]};

 }

endgroup

四、工程實踐優(yōu)化

多時鐘域處理：對于跨時鐘域寄存器，需在Adapter中添加同步邏輯。

寄存器模型復用：通過UVM配置數(shù)據(jù)庫（uvm_config_db）實現(xiàn)不同測試用例間的模型共享。

錯誤注入：在Predictor中模擬總線錯誤（如APB地址錯誤），驗證DUT的容錯能力。

結(jié)語

基于UVM的寄存器驗證環(huán)境通過分層建模、組件化設計和自動化測試，顯著提升了SoC驗證的效率和可靠性。實際項目中，需結(jié)合具體協(xié)議（如APB、AXI）和DUT特性進行定制化開發(fā)，同時利用UVM的回調(diào)機制（callbacks）實現(xiàn)靈活的擴展。