先進(jìn)工藝節(jié)點下Calibre的DRC/LVS檢查與物理驗證修復(fù)流程
在5nm及以下先進(jìn)工藝節(jié)點中,集成電路物理驗證面臨三維FinFET結(jié)構(gòu)、多重曝光技術(shù)等復(fù)雜挑戰(zhàn)。Calibre作為業(yè)界主流的物理驗證工具,通過其DRC(設(shè)計規(guī)則檢查)與LVS(版圖與原理圖一致性檢查)功能,成為確保芯片可制造性的核心環(huán)節(jié)。本文以TSMC 5nm工藝為例,系統(tǒng)闡述基于Calibre的驗證流程與修復(fù)策略。
一、DRC檢查:幾何規(guī)則的精密校驗
先進(jìn)工藝的DRC規(guī)則文件(RSF)包含超過2000條約束條件,涵蓋最小線寬、間距、交疊等幾何參數(shù)。以金屬層檢查為例,RSF中定義了M1層的最小間距規(guī)則:
svrf
LAYOUT PATH M1 -layer METAL1 -minwidth 0.012 -spacing 0.015
該規(guī)則要求M1層金屬的最小線寬為12nm,相鄰金屬間距需大于15nm。Calibre通過符號執(zhí)行技術(shù),在無需實際激勵的情況下,窮舉所有可能的版圖組合,檢測出違反規(guī)則的區(qū)域。
在TSMC 5nm工藝中,mem模塊的corner處需滿足2.4 + 0.48n的垂直間距約束。若未通過tcic檢查,Calibre會生成類似CORE.H240P57.W.4.1的違例代碼,提示設(shè)計者調(diào)整mem擺放位置或增加dummy填充。修復(fù)后需重新運行DRC,直至所有錯誤清零。
二、LVS檢查:邏輯一致性的深度比對
LVS驗證的核心在于確保版圖提取的網(wǎng)表與原始原理圖完全一致。Calibre通過以下步驟實現(xiàn):
網(wǎng)表提取:從GDS版圖中識別晶體管、連接關(guān)系等元件,生成SPICE格式網(wǎng)表。
比對分析:將提取網(wǎng)表與原理圖網(wǎng)表進(jìn)行拓?fù)浣Y(jié)構(gòu)比對,識別差異點。
在某12nm CPU項目中,LVS報告顯示Incorrect Nets錯誤,指出布局中缺少兩條VDD連接。通過Calibre的RVE(Results Viewing Environment)高亮定位,發(fā)現(xiàn)兩個power switch cell的M1層TVDD pin未連接到全局VDD網(wǎng)。修復(fù)方案包括:
調(diào)整power mesh布局,確保VDD覆蓋所有power switch cell。
在Calibre中運行verifyConnectivity -net VDD命令,提前檢測浮空節(jié)點。
三、物理驗證修復(fù)的三大關(guān)鍵技術(shù)
分層調(diào)試策略:先進(jìn)工藝的版圖深度可達(dá)20層以上。通過Calibredrv的深度調(diào)節(jié)功能(如設(shè)置depth 0~0查看頂層信息),可快速定位頂層與底層的短路(short)或間距(spacing)違例。
RDL層優(yōu)化:在重分布層(RDL)設(shè)計中,Calibre支持動態(tài)調(diào)整RDL厚度參數(shù)。例如,在某3D封裝項目中,通過修改RSF文件中的RDL_THICKNESS 2.0,解決了RDL與PA層連接不良的問題。
機(jī)器學(xué)習(xí)輔助修復(fù):TSMC等代工廠已引入AI模型,對Calibre生成的DRC/LVS錯誤進(jìn)行分類預(yù)測。例如,將metal1 min space違例自動歸類為“間距不足”類型,并推薦填充dummy金屬或調(diào)整繞線方向的修復(fù)方案。
四、驗證流程的閉環(huán)管理
先進(jìn)工藝的物理驗證需形成“檢查-修復(fù)-再驗證”的閉環(huán)流程:
初始檢查:運行Calibre DRC/LVS,生成錯誤報告。
錯誤分類:根據(jù)RVE中的違例類型(如DRC中的spacing、LVS中的unconnected pin),制定修復(fù)策略。
迭代優(yōu)化:在Virtuoso或Innovus中修改版圖,重新導(dǎo)出GDS文件。
最終簽核:通過Calibre的signoff模式運行全規(guī)則檢查,確保零違例。
在某5nm GPU項目中,通過上述流程,物理驗證周期從傳統(tǒng)的4周縮短至10天,DRC/LVS錯誤密度降低至0.02個/mm2以下。隨著3D IC和Chiplet技術(shù)的普及,Calibre的分層驗證、多die比對等功能將進(jìn)一步發(fā)揮關(guān)鍵作用,推動集成電路設(shè)計向更高密度、更低功耗的方向演進(jìn)。





