當(dāng)智能家居設(shè)備在清晨自動(dòng)調(diào)節(jié)室溫，當(dāng)工業(yè)傳感器在千米礦井下實(shí)時(shí)傳輸數(shù)據(jù)，當(dāng)可穿戴設(shè)備在運(yùn)動(dòng)中精準(zhǔn)監(jiān)測心率——物聯(lián)網(wǎng)的浪潮正以“潤物細(xì)無聲”的方式滲透至人類生活的每個(gè)角落。然而，這場變革背后，一場關(guān)于芯片的“無聲戰(zhàn)爭”早已打響：終端設(shè)備既需要強(qiáng)大的算力支撐AI推理、邊緣計(jì)算，又必須將功耗壓縮至毫瓦級(jí)以延長電池壽命;既需集成多種傳感器、通信模塊，又需控制成本以實(shí)現(xiàn)規(guī)模化部署。在這場“既要、又要、還要”的極限挑戰(zhàn)中，Chiplet(芯粒)技術(shù)如同一把“魔法鑰匙”，正以“樂高式”的模塊化設(shè)計(jì)，為物聯(lián)網(wǎng)終端開辟出一條兼顧低功耗與高算力的新路徑。

物聯(lián)網(wǎng)終端的特殊性，決定了其芯片設(shè)計(jì)必須直面兩大核心矛盾：

1. 場景碎片化與算力需求的爆發(fā)

從智慧農(nóng)業(yè)的溫度傳感器到自動(dòng)駕駛的車載雷達(dá)，從醫(yī)療監(jiān)護(hù)的生物信號(hào)處理到智慧城市的交通流量分析，物聯(lián)網(wǎng)應(yīng)用場景的碎片化程度遠(yuǎn)超傳統(tǒng)電子設(shè)備。據(jù)IDC預(yù)測，2025年全球物聯(lián)網(wǎng)設(shè)備將超410億臺(tái)，其中60%需具備本地AI推理能力。例如，一個(gè)智能攝像頭需同時(shí)運(yùn)行人臉識(shí)別、行為分析、異常檢測等算法，算力需求較傳統(tǒng)設(shè)備提升10倍以上。

2. 電池壽命與功耗的“死循環(huán)”

物聯(lián)網(wǎng)終端的部署環(huán)境往往缺乏持續(xù)供電條件——智能電表需運(yùn)行10年以上，可穿戴設(shè)備需支持?jǐn)?shù)天續(xù)航，農(nóng)業(yè)傳感器需在野外獨(dú)立工作數(shù)月。然而，高算力芯片的功耗卻呈指數(shù)級(jí)增長：一顆支持AI推理的SoC(系統(tǒng)級(jí)芯片)功耗可達(dá)5W，而物聯(lián)網(wǎng)終端的典型功耗預(yù)算僅50mW，兩者相差兩個(gè)數(shù)量級(jí)。這種矛盾，使得傳統(tǒng)“單芯片集成”方案陷入“算力提升則功耗爆炸，功耗控制則算力不足”的死循環(huán)。

Chiplet技術(shù)的核心，在于將一顆傳統(tǒng)SoC拆解為多個(gè)功能獨(dú)立的“小芯片”(如計(jì)算單元、存儲(chǔ)模塊、通信接口、傳感器芯粒)，再通過高速互連技術(shù)將它們集成在一個(gè)封裝中。這種“分而治之”的策略，恰似樂高積木的模塊化設(shè)計(jì)，為物聯(lián)網(wǎng)終端帶來了三大顛覆性優(yōu)勢(shì)：

1. 異構(gòu)集成：按需組合，精準(zhǔn)匹配場景

物聯(lián)網(wǎng)終端的需求高度差異化——一個(gè)工業(yè)物聯(lián)網(wǎng)網(wǎng)關(guān)可能需要強(qiáng)大的邊緣計(jì)算能力，但無需高端攝像頭;一個(gè)智能手環(huán)需要低功耗的生物信號(hào)處理，但對(duì)算力要求極低。Chiplet技術(shù)允許廠商根據(jù)場景需求，像搭積木一樣靈活組合芯粒：

計(jì)算芯粒：采用先進(jìn)制程(如5nm)實(shí)現(xiàn)高性能AI推理，僅在需要時(shí)激活;

存儲(chǔ)芯粒：集成3D堆疊DRAM或新型存儲(chǔ)器(如MRAM)，平衡帶寬與功耗;

通信芯粒：支持LoRa、NB-IoT、5G等多種協(xié)議，按需切換;

傳感芯粒：將溫度、壓力、加速度等傳感器集成為單一模塊，減少冗余設(shè)計(jì)。

例如，華為海思的物聯(lián)網(wǎng)平臺(tái)通過Chiplet設(shè)計(jì)，將一顆支持NPU(神經(jīng)網(wǎng)絡(luò)處理器)的AI芯粒與一顆超低功耗MCU(微控制器)集成，在智能門鎖場景中，日常待機(jī)功耗僅10μW，人臉識(shí)別時(shí)瞬時(shí)功耗控制在50mW以內(nèi)，續(xù)航時(shí)間較傳統(tǒng)方案提升3倍。

2. 工藝解耦：成熟制程與先進(jìn)制程的“混搭”

傳統(tǒng)SoC需統(tǒng)一采用同一制程工藝，而先進(jìn)制程(如3nm)的成本是成熟制程(如28nm)的5倍以上。Chiplet技術(shù)允許不同芯粒采用不同工藝：

計(jì)算芯粒：使用5nm制程實(shí)現(xiàn)高性能;

I/O芯粒：采用28nm制程降低漏電;

模擬芯粒：使用40nm制程優(yōu)化信號(hào)完整性。

這種“混搭”策略顯著降低了成本。據(jù)Gartner數(shù)據(jù)，Chiplet設(shè)計(jì)可使芯片綜合成本降低30%-50%，尤其適合物聯(lián)網(wǎng)終端對(duì)性價(jià)比的嚴(yán)苛要求。例如，AMD的MI300芯片通過Chiplet將13個(gè)不同工藝的芯粒集成，開發(fā)成本較全5nm單芯片降低40%。

3. 動(dòng)態(tài)功耗管理：從“全局開關(guān)”到“精準(zhǔn)調(diào)控”

傳統(tǒng)芯片的功耗管理如同“總閘控制”——要么全開(高功耗)，要么全關(guān)(低性能)。Chiplet技術(shù)則實(shí)現(xiàn)了“分區(qū)域調(diào)控”：

任務(wù)卸載：將高功耗任務(wù)(如AI推理)卸載至專用芯粒，其他芯粒進(jìn)入休眠;

電壓頻率縮放(DVFS)：對(duì)不同芯粒獨(dú)立調(diào)整電壓和頻率，例如讓計(jì)算芯粒運(yùn)行在1GHz/0.8V，而存儲(chǔ)芯粒運(yùn)行在200MHz/0.5V;

近存計(jì)算：將存儲(chǔ)芯粒與計(jì)算芯粒通過3D堆疊緊密集成，減少數(shù)據(jù)搬運(yùn)功耗。

以英特爾的Lakefield芯片為例，其通過Chiplet將5nm計(jì)算芯粒與22nm I/O芯粒堆疊，在視頻播放場景中，功耗較傳統(tǒng)x86架構(gòu)降低80%，而性能提升2倍。

面對(duì)全球Chiplet競爭，中國正以物聯(lián)網(wǎng)為突破口，構(gòu)建自主生態(tài)：

標(biāo)準(zhǔn)制定：2022年，中國發(fā)布首個(gè)原生Chiplet標(biāo)準(zhǔn)《小芯片接口總線技術(shù)要求》，定義了芯粒間的互連協(xié)議、測試規(guī)范和封裝要求，為物聯(lián)網(wǎng)終端的異構(gòu)集成提供標(biāo)準(zhǔn)支撐;

產(chǎn)業(yè)鏈協(xié)同：長電科技、通富微電等封裝企業(yè)突破2.5D/3D封裝技術(shù)，支撐HBM存儲(chǔ)與計(jì)算芯粒的高密度集成;華為海思、平頭哥等芯片設(shè)計(jì)公司推出多款物聯(lián)網(wǎng)Chiplet平臺(tái)，覆蓋智能家居、工業(yè)控制、智慧城市等場景;

創(chuàng)新應(yīng)用：在5G NTN(非地面網(wǎng)絡(luò))領(lǐng)域，中國廠商利用Chiplet技術(shù)將衛(wèi)星通信模塊與物聯(lián)網(wǎng)基帶集成，實(shí)現(xiàn)“空天地一體化”覆蓋。例如，銀河航天的低軌衛(wèi)星通過Chiplet設(shè)計(jì)，將通信時(shí)延壓縮至30毫秒以內(nèi)，支持偏遠(yuǎn)地區(qū)物聯(lián)網(wǎng)設(shè)備的實(shí)時(shí)數(shù)據(jù)傳輸。

Chiplet技術(shù)對(duì)物聯(lián)網(wǎng)終端的重構(gòu)，不僅是芯片設(shè)計(jì)范式的革命，更是產(chǎn)業(yè)協(xié)作模式的進(jìn)化。它讓芯片從“單一功能載體”轉(zhuǎn)變?yōu)椤翱蓴U(kuò)展、可升級(jí)的系統(tǒng)平臺(tái)”，使物聯(lián)網(wǎng)終端既能擁有旗艦級(jí)算力，又能保持消費(fèi)級(jí)功耗。正如ARM物聯(lián)網(wǎng)事業(yè)部總裁Dipesh Patel所言：“Chiplet是物聯(lián)網(wǎng)的‘瑞士軍刀’——它用模塊化的方式，解決了終端設(shè)備最棘手的矛盾。”當(dāng)“樂高式”芯片組成為物聯(lián)網(wǎng)終端的標(biāo)配，一個(gè)“算力無界、功耗無憂”的智能世界，正從藍(lán)圖走向現(xiàn)實(shí)。