圖1電路用于檢測模擬信號峰值，該電路避免了以往峰值檢測電路的弊端：有限的保持時間、檢測性能對保持電容參數(shù)極為敏感、需要輸入電阻極大的高速緩沖器等。另外，該電路在無需專用模/數(shù)轉(zhuǎn)換器的前提下實現(xiàn)了模擬到數(shù)字的轉(zhuǎn)換。

圖中MAX9001比較器內(nèi)部包括：放大器、1.25V電壓基準(zhǔn)和比較器，放大器用于信號緩沖或濾波（如抗混疊濾波），電阻R1、R2將輸入信號的最大值限制在1.23V，峰值檢測器的信號檢測范圍由基準(zhǔn)電壓確定，比較器U5B將衰減后的輸入信號與前期存儲的峰值電壓進(jìn)行比較，如果輸入信號高于以前存儲的峰值電壓，則比較器輸出高電平，允許U2、U3構(gòu)成的8位同步計數(shù)器以輸入時鐘確定的速率累計計數(shù)，隨著計數(shù)器數(shù)值的增加，模/數(shù)轉(zhuǎn)換器（DAC）輸出增大，當(dāng)輸入信號低于計數(shù)器內(nèi)鎖存的峰值電壓時，比較器U5B輸出為低電平，終止計數(shù)。模/數(shù)轉(zhuǎn)換由MAX5480（U4）完成，MAX5480為并行接口、8位R-2R DAC，本電路中將其配置為單電源模式：OUT1引腳為基準(zhǔn)電壓輸入、REF引腳為DAC輸出，DAC的WR、CS引腳置為低電平使其處于“全通”狀態(tài)，數(shù)據(jù)總線的任何變化均可迅速反應(yīng)到DAC的輸出端。

該電路所允許的最大時鐘頻率由計數(shù)器、DAC和比較器延遲時間的總和確定，本電路中總計延遲時間為：48ns + 500ns + 370ns = 918ns，允許選用任何頻率低于1MHz的時鐘。時鐘頻率的選擇主要取決于輸入信號的最大壓擺率。反相器U1保證計數(shù)器數(shù)值達(dá)到FFH時停止計數(shù)，U1輸出可用于輸入信號超量程指示，微處理器也可以直接讀取計數(shù)器數(shù)值FFH檢測模擬輸入是否超出滿量程范圍。來自微處理器的CLR信號用于峰值檢測器的控制，當(dāng)CLR為低電平時計數(shù)器被復(fù)位，CLR為高電平時峰值檢測器處于正常工作狀態(tài)。