●具有14位數(shù)據(jù)位；  
    ●具有1G的模擬信號帶寬； 
    ●輸出可直接作為射頻的前端；  
    ●時鐘和數(shù)字數(shù)據(jù)為ECL電平； 　　
    ●采用44腳QFP封裝。  
2．2 TQ6124的引腳說明
　　圖2為TQ6124的引腳排列圖，各引腳的功能說明如下（括號中的數(shù)字為引腳號）：
　　Vss（1、11、12、33、34、44）：數(shù)字電源輸入端，通常接－5V。電源濾波的旁路電容應(yīng)盡可能靠近電源腳，并直接連接到地；
    V_AA（21、23、24）：－12V模擬電源輸入端；  
    DGND（6、7、8、28、29、37、40）：數(shù)字地；  
    AGND（13、15、18、19）：模擬地；
　　D13～D0：數(shù)字信號輸入端，其中D13為數(shù)據(jù)最高位，D0為數(shù)據(jù)最低位；
　　CLK、NCLK（9、10）：差分時鐘輸入端；

　?。?）電源的去耦：一般在設(shè)計該電路時，模擬電源、數(shù)字電源、時鐘電源都要采用0．01μF的電容來對各自的地進行旁路去耦。去耦電容應(yīng)盡量靠近芯片電源的輸入端，最好采用表面貼裝元件以減小引線帶來的干擾，且電容和芯片應(yīng)在同一層面上，以減少寄生的電感和電容。
　?。?）地的處理：模擬地、數(shù)字地和時鐘地應(yīng)分別連接，這樣有助于消除數(shù)據(jù)和時鐘間的干擾，并應(yīng)使用具有完整而獨立的地平面的多層電路板，以保證高速信號的完整性。各地平面之間的阻抗應(yīng)盡可能小，兩兩之間的交流和直流壓差應(yīng)低于0．3V。模擬地、時鐘地都應(yīng)與數(shù)字地在電源輸入端單點連接，通?？刹捎么胖檫B接或直接連接，以避免各地之間的干擾。
　?。?）高速信號的端接：在高速數(shù)字系統(tǒng)中，傳輸線上阻抗不匹配會引起信號反射。減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端或接收端進行終端阻抗匹配，從而使源反射系數(shù)或負載反射系數(shù)接近于零。因此輸入的高速ECL時鐘和高速ECL數(shù)字信號在輸入芯片前一定要進行端接，以減小反射。
　　（4）散熱處理：由于TQ6124芯片的功耗較大，因此在設(shè)計電路時一定要加上散熱片，以保證芯片能夠正常工作。
　?。?）高速數(shù)字信號線和時鐘線應(yīng)盡量遠離模擬信號線，數(shù)字信號線的周圍應(yīng)布數(shù)字地，同樣模擬信號線周圍應(yīng)布模擬地，時鐘周圍布時鐘地，以此來避免各信號間的干擾。
　?。?）所有的信號線都應(yīng)盡可能短，如果信號線太長，則線間的串?dāng)_就可能會較大。
　　此外，在芯片的應(yīng)用過程中，還需特別注意的 是：由于芯片鎖存數(shù)據(jù)是在時鐘的下降沿進行的，其時鐘與數(shù)據(jù)的時序關(guān)系如圖4所示，因此，為了保證數(shù)據(jù)的正確性，數(shù)據(jù)的變化最好在時鐘上升沿完成，以確保芯片在采樣數(shù)據(jù)時有足夠的建立時間。