2 基本原理
2．1 tan調制信號
    以tan調制信號(圖1)為例，說明一般NLFM信號的篩選過程。由于tan函數(shù)在接近π／2時信號上升較快，為了降低非線性信號的多普勒頻移敏感度，定義調頻函數(shù)為：

   
    選擇在線性度較好的(一π／4，π/4)區(qū)間內作調頻。為了處理簡便，設中頻f0=0，則信號的復數(shù)形式為：

   
式中：τ為時寬，τ=0～20μs；B為帶寬，B=5 MHz，采樣頻率fs=2B。

    對匹配濾波器采用hamming窗進行時域加權。圖2給出tan調制信號在0．001B．0．0lB多普勒頻移下的脈壓結果。

    由圖1可見，tan調制采用線性度較好的區(qū)間，脈壓結果與線性調頻非常接近，這樣可大大降低多普勒敏感度。雖然，在非常大的頻移下，略微增大tan調制主瓣的寬度，但因tan調制有較高的主旁瓣比，極易于處理。讓該信號分時結合多脈沖，多波形的雷達信號，這樣有助于提高雷達的反截獲和防干擾能力，其性能仿真基本滿足雷達日常工作的需求。
2．2 DDS原理
    直接數(shù)字頻率合成器(Direct Digital Synthesizer，簡稱DDS)是一種從相位概念出發(fā)直接合成所需波形的頻率合成技術。它由相位累加器、加法器、波形存儲ROM、D／A轉換器和低通濾波器(LPF)構成。圖3給出DDS的原理框圖。

    圖中：K為頻率控制字；P為相位控制字；fc為參考時鐘頻率；N為相位累加器的字長：D為ROM數(shù)據(jù)位及D／A轉換器的字長。相位累加器在fc的控制下以步長K作累加，輸出的N位二進制碼在相位控制字P、波形控制字W相加后作為波形ROM的地址，對波形ROM尋址，波形ROM輸出D位的幅度碼S(n)經D／A轉換器變成階梯波S(t)，再經低通濾波器濾波即可得到合成的信號波形。該合成信號波形取決于波形ROM中存儲的幅值碼，因此采用DDS能夠產生任意波形。

3 硬件設計
    該系統(tǒng)硬件設計正是基于DDS原理設計的，其主控制器采用ADI公司的高性能DSP處理器AD-SP-BF531。該器件具有以下特點：較高的工作速度，可提高波形轉換速度，縮短轉換時間；最高時鐘頻率為400 MHz；采用雙處理單元結構，32位定點處理器；內部集成84 K字節(jié)SRAM存儲器；具有PPI／GPIO、UART并行接口和SPI接口。該器件的工作原理是：接收計算機發(fā)送的雷達信號參數(shù)，經計算處理后產生DDS的控制參數(shù)和時序參數(shù)?？刂茀?shù)CSR，CFR，CTWO，LSR，RDW等通過DSP的SPI接口發(fā)送至DDS；時序控制參數(shù)(脈沖重復周期和脈沖寬度)通過DSP的并行總線發(fā)送至系統(tǒng)分時序控制器EP2C20型FPGA。FPGA產生DDS的UPDATE信號和線性調頻方向控制信號PSI和PS2。DDS的參考時鐘設置為單端輸入(20 MHz)，其內部通過FRl寄存器倍頻至400 MHz，作為DDS的系統(tǒng)時鐘。DDS的AVDD引腳接1．8 V模擬電壓，DVDD引腳接1．8 V數(shù)字電壓，DVDD—I／O引腳接3．3 V數(shù)字電壓，其參考時鐘置為單端輸入，一端接20 MHz時鐘，另一端接地。圖4給出該系統(tǒng)硬件設計結構框圖。

    由于DDS是波形產生器的核心，其工作模式靈活，控制方式復雜，在權衡波形產生器的要求后，選用ADI公司的高性能AD9958型DDS，其特性：最高工作時鐘頻率為500 MHz；雙通道DDS；內置10位、速率高達500MS／s的D／A轉換器；當輸出頻率為40 MHz時，相位噪聲小于142 dB@l kHz；32位可編程頻率寄存器；14位相位偏移分辨率；10位輸出幅值控制分辨率；SPI控制接口。AD9958采用先進的DDS技術，結合高速、高性能D／A轉換器可構成數(shù)字編程的高頻合成器，產生200MHz頻率的模擬輸出正弦波。頻率調制和控制字可通過串行控制端口加載到AD9958。圖5給出DDS的連接電路圖。

4 軟件設計
    實現(xiàn)非線性調頻信號的方法有階梯形逼近和線性逼近兩種。在同樣的采樣周期下，若用曲線的多項式展開擬合理論分析，則線性逼近的誤差為二次項以上的成分，而階梯形逼近的誤差為一次項以上的成分。因此，線性逼近的誤差要比階梯形逼近少得多。這里采用線性逼近的方法。
4．1 階梯形逼近
    利用AD9958的基本頻率控制字控制寄存器CTW。及15個通道控制字寄存器CTW1～CTW15，最多可存儲16個頻率控制字。該頻率控制字(FTW)與實際DDS輸出頻率(fo)之間的關系為：

   
    該DDS將一個非線性調頻信號進行最大16的分段擬合處理，在每段內作單頻率波(single—tone)，并根據(jù)需要通過SPI接口傳遞各寄存器的配置。具體設置可參考AD9958數(shù)據(jù)手冊中的調制模式(modulation mode)。
4．2 線性逼近法
    線性逼近法同樣是將脈沖寬度分段，在每段內作線性調頻。利用段與段的不同線性調頻斜率，實現(xiàn)非線性擬合。
    該方法實現(xiàn)流程：AD9958復位初始化；DSP通過SPI接口配置DDS寄存器；采用Matlab產生滿足變化的f(t)特性；將脈寬T分成N段，每段時間為tcw，T=tcwxN，并在每時間段內線性調頻步進時間deltat，其步進量為deltafn。圖6給出FPGA時序控制圖。其中，數(shù)據(jù)更新用于DSP中斷響應；設置新的步進量；IO_UPDATA用于更新寄存器。

    每時間段的線性調頻用profile2~profile3引腳控制。其中profile2控制通道1，profile3控制通道2。AD9958線性調頻的操作方法：在線性掃頻模式下，頻率累加器可使輸出頻率編程從低頻轉換為高頻，或者從高頻轉換為低頻。低頻存儲在profile0；高頻存儲在profilel。頻率累加器的內部組合邏輯要求FTWO的值必須總小于FTWl的值。PSO引腳控制掃頻方向。當PSO引腳由低跳變至高時，頻率由低頻掃頻至高頻；或當PSO由高跳變至低時，頻率從高頻掃頻至低頻，頻率累加器需要共4個控制字，即上升掃頻步進控制字(RDFTW)、上升掃頻駐留時間控制字(RSRR)、下降掃頻步進控制字(FDFTW)和下降掃頻駐留時間控制字(FSRR)。其中，RDFTW表示當頻率從低頻掃頻至高頻時，頻率每上升一步，頻率累加器需要增加的頻率數(shù)，即上升步進；RSRR表示當頻率從低頻掃頻至高頻時，頻率累加器頻率增加的速度，即累加器增加一個步進需要多長時間。RSRR說明了在兩個步進間，頻率累加器需要累計的SYNC_CLK周期數(shù)。在線性掃頻模式下，組合邏輯可確保器件輸出頻率不超過FTW1，即使下一個RDFTW的增加會使頻率超過FTWl。一旦頻率達到FTW1，只要PSO引腳為高電平，頻率輸出始終為FTWl。同樣，內部邏輯可確保下降掃頻時頻率不低于FTWO，即使下一個FDFTW的增加使頻率超過FTWO。如果在掃頻期間PSO引腳狀態(tài)改變，則DDS器件將按照新的步進頻率控制字和掃頻速度字來執(zhí)行新的掃頻方向。圖7給出其控制流程圖。

5 結語
    提出基于AD9958實現(xiàn)非線性調制(NLFM)信號的方法。經與其他信號比較，該信號能夠在線性度好的區(qū)間內取得較好的脈壓性能。采用該NLFM信號的發(fā)生器具有硬件資源少，控制電路簡單，不受速度限制等特點?；贚PI的雷達改造技術已廣泛用于586雷達，并取得很好的實效。