摘要：為了提高運算放大器的驅(qū)動能力，依據(jù)現(xiàn)有CMOS集成電路生產(chǎn)線，介紹一款新型BiCMOS集成運算放大電路設(shè)計，探討B(tài)iCMOS工藝的特點。在S-Edit中進行“BiCMOS運放設(shè)計”電路設(shè)計，并對其電路各個器件參數(shù)進行調(diào)整，包括MOS器件的寬長比和電容電阻的值。完成電路設(shè)計后，在T-spice中進行電路的瞬態(tài)仿真，插入CMOS，PNP和NPN的工藝庫，對電路所需的電源電壓和輸入信號幅度和頻率進行設(shè)定調(diào)整，最終在W-Edit輸出波形圖。在MCNC 0.5μm工藝平臺上完成由MOS、雙極型晶體管和電容構(gòu)成的運算放大器版圖設(shè)計。根據(jù)設(shè)計的版圖，設(shè)計出Bi-CMOS相應的工藝流程，并提取各光刻工藝的掩模版。
關(guān)鍵詞：BiCMOS；運算放大器；版圖；VLSL

0 引言
    近幾年來，隨著混合微電子技術(shù)的快速發(fā)展及其應用領(lǐng)域的不斷擴大，使其在通信行業(yè)和計算機系統(tǒng)有了快速的發(fā)展和廣泛的應用。隨之電子和通信業(yè)界對于現(xiàn)代電子元器件(例如大規(guī)模集成電路)、電路小型化、高速度、低電源電壓、低功耗和提高性價比等方面的要求越來越高。傳統(tǒng)的雙極技術(shù)雖然具有高速、電流驅(qū)動能力強和模擬精度高等優(yōu)點，但其功耗和集成度卻不能適應現(xiàn)代VLSI技術(shù)發(fā)展的需要。而一直作為硅鍺(SiGe)集成電路主要技術(shù)平臺的MOS器件及其電路雖在高集成度、低功耗、強抗干擾能力等方面有著雙極電路無法比擬的優(yōu)勢，但在高速、大電流驅(qū)動場合卻無能為力。由此可見，無論是單一的CMOS，還是單一的雙極技術(shù)都無法滿足VLSI系統(tǒng)多方面性能的要求，因此只有融合CMOS和單一的雙極技術(shù)這兩種優(yōu)勢構(gòu)造BiCMOS器件及其電路，才是VLSI發(fā)展的必然產(chǎn)物。由于最先提出BiCMOS器件的構(gòu)造思路時，雙極和CMOS技術(shù)在工藝和設(shè)備上差異很大，組合難度和成本都高，同時因應用上的需求并不十分迫切，所以BiCMOS技術(shù)的發(fā)展比較緩慢。

1 電路圖設(shè)計
    本文基于MCNC 0．5 μm CMOS工藝線設(shè)計了BiCMOS器件，其集成運算放大器由輸入級、中間級、輸出級和偏置電路4部分組成。輸入級由CMOS差分輸入對即兩個PMOS和NMOS組成；中間級為CMOS共源放大器；輸出級為甲乙類互補輸出。圖1為CMOS差分輸入級，可作為集成運算放大器的輸入級。NMOS管M1和M2作為差分對輸入管，它的負載是由NMOS管M3和M4組成的鏡像電流源；M5管用來為差分放大器提供工作電流。M1管和M2管完全對稱，其工作電流IDS1和IDS2由電流源Io提供。輸出電流IDS1和IDS2的大小取決于輸入電壓的差值VG1-VG2。IDS1和IDS2之和恒等于工作電流源Io。假設(shè)M1和M2管都工作在飽和區(qū)，那么如果M1和M2管都制作在孤立的P阱里，就沒有襯偏效應，此時VTN1=VTN2=VT。忽略MOS管溝道長度的調(diào)制效應，差分對管的輸入差值電壓VID可表示為：
   
    M2管和M4管構(gòu)成CMOS放大器，兩個管子都工作在飽和區(qū)，其電壓增益等于M2管的跨導gM2和M2，M4兩管的輸出阻抗并聯(lián)的乘積，即：
   

    式(4)表明，CMOS差分放大器具有較高的增益。該增益隨電流的減少而增大；隨MOS管寬長比的增加而增高；隨兩只管子溝長高調(diào)制系數(shù)λ的減少而增加，所以設(shè)計時，應盡可能增加溝道長度，減小λ值，以此來提高CMOS的增益。偏置電路用來提供各級直流偏置電流，它由各種電流源電路組成。圖2為加上偏置電路的CMOS差分放大器。

    圖2中，M5管為恒流源，用于為差分放大器提供工作電流；M6和M7管為恒流源偏置電路，用于為M5提供工作電流。其中，基準電流為；
   
    圖3為輸出級的最終結(jié)果，其中M6，M7，M10為偏置，Q4，Q5用來減小交越失真，Q1為輸出級的緩沖級。

2 電路仿真
    Aod是在標稱電源電壓和規(guī)定負載下，運算放大器工作在線性區(qū)，低頻無外部反饋時的電壓增益，Aod的值越大越好。圖4為輸入端V+的電壓波形。由圖可見V+的峰峰值為200 nV，輸入端V-的電壓為0。圖5為輸出波形(在Q3的集電極輸出)。

    由圖5可見，輸出電壓的峰峰值為：
   
    因此開環(huán)差模電壓增益為：
   
    可以測量出共模電壓增益：
   
    滿足設(shè)計要求。

3 版圖設(shè)計
    采用的是以CMOS工藝為基礎(chǔ)的BiCMOS兼容工藝。首先以外延雙阱CMOS工藝為基礎(chǔ)，在N阱內(nèi)增加了N+埋層和集電極接觸深N+注入，用以減少BJT器件的集電極串聯(lián)電阻阻值，以及降低飽和管壓降；其次用P+區(qū)(或N+區(qū))注入，制作基區(qū)；再者發(fā)射區(qū)采取多晶硅摻雜形式，并與MOS器件的柵區(qū)摻雜形式一致，制作多晶硅BJT器件。由此可見，這種高速BiCMOS制造工藝原則上不需要增加其他的重要工序。

    由于基準電路不易調(diào)整，在設(shè)計版圖時將基準部分外接。基于0．5μm CMOS工藝的運算放大器版圖如圖7所示。

4 結(jié)語
    該運算放大器結(jié)合了CMOS工藝低功耗、高集成度和高抗干擾能力的優(yōu)點，雙極型器件的高跨導，負載電容對其速度的影響不靈敏，從而具有驅(qū)動能力強的優(yōu)點。該BiCMOS器件在現(xiàn)有CMOS工藝平臺上制造。該放大器以CMOS器件為主要單元電路，在驅(qū)動大電容負載之處加入雙極器件的運算放大器電路，然后在Tanner Por軟件平臺上完成電路圖的繪制、仿真，并在MCNC 0．5μm CMOS工藝線上完成該電路的版圖設(shè)計，經(jīng)實用，運算放大器的參數(shù)均達到了設(shè)計要求。