一博SI部門經(jīng)理吳均（Bruce）談道，SI設(shè)計人員需要對方案進(jìn)行前、后期的仿真分析：前期仿真需要考慮布線參數(shù)的掃描仿真、匹配/拓?fù)淝蠼鈷呙?、靜態(tài)時序分析和傳輸鏈路優(yōu)化；后期仿真則需要生成串?dāng)_的詳細(xì)報告，進(jìn)行全面的時序分析、綜合仿真報告以及設(shè)計達(dá)標(biāo)驗證。在規(guī)則驅(qū)動設(shè)計方面，設(shè)計人員需要對電氣規(guī)則、物理/間距規(guī)則、匹配和拓?fù)溥M(jìn)行實時的設(shè)計規(guī)則檢查 （DRC）監(jiān)控。在設(shè)計后期，大家還需要對電路進(jìn)行測試驗證。

針對反射、串?dāng)_等常規(guī)的SI問題，設(shè)計人員需要針對關(guān)心的網(wǎng)絡(luò)進(jìn)行仿真和分析信號質(zhì)量，測量過沖、下沖和信號的單調(diào)性，輸出詳細(xì)的方針報告，制定問題的解決方案。此外，通過生成精確的多負(fù)載結(jié)構(gòu)仿真波形，根據(jù)仿真結(jié)果進(jìn)行拓?fù)浣Y(jié)構(gòu)的優(yōu)化，可以解決多負(fù)載結(jié)構(gòu)的驅(qū)動能力問題。

時序關(guān)系是同步系統(tǒng)正常工作的關(guān)鍵，考慮時序問題時需要區(qū)分不同的時鐘系統(tǒng)。時序約束無處不在，不合理的等長要求不僅對時序毫無幫助，甚至還會帶來負(fù)面作用。通過精確的時序仿真，可以得到正確的設(shè)計約束規(guī)則，從而降低設(shè)計成本，節(jié)約調(diào)試時間，加快產(chǎn)品的上市。

最近流行的DDR3內(nèi)存技術(shù)采用了“Fly-by”拓?fù)浣Y(jié)構(gòu)。這種拓?fù)涮嵘诵盘栙|(zhì)量，支持更高的速率，同時也使布線變得更加容易。但是，F(xiàn)ly-by拓?fù)?/strong>結(jié)構(gòu)也存在著各DRAM到控制器的時序不一致（通過讀寫平衡來進(jìn)行調(diào)節(jié)）的缺點。針對DDR3，吳均對數(shù)據(jù)選擇脈沖（DQS）信號、地址/命令/控制信號的常規(guī)布線要求進(jìn)行了詳盡的說明，例如：線長、線寬、地參考內(nèi)層、菊花鏈走線等等；同時，他也對DDR3布線容性負(fù)載的補(bǔ)償進(jìn)行了總結(jié)。