如圖3.30所示，采用ACTEL ACT-1門陣列實(shí)現(xiàn)的電路，當(dāng)輸入電壓變化時(shí)，其輸出產(chǎn)生脈沖的概率有多大？簡(jiǎn)單應(yīng)用同步邏輯理論，它永遠(yuǎn)也不會(huì)發(fā)生。但現(xiàn)在我們會(huì)更好地理解這個(gè)問(wèn)題了。

首先檢查最壞情況下建立時(shí)間：

TPD=9.3NS（時(shí)鐘到Q1，建立時(shí)間很好）
TPD=9.3NS（反相器-異或門之和）
TSU=5.5NS/23.6NS（D2的建立時(shí)間）

任何小于42MHZ的時(shí)鐘（23.6NS）都能滿足傳播時(shí)間和建立時(shí)間。Y1和Y2始終匹配，輸出Q4永遠(yuǎn)也不會(huì)變成高電平。

電路唯一發(fā)生錯(cuò)誤的可能是亞穩(wěn)態(tài)使得Q1轉(zhuǎn)換推遲，錯(cuò)過(guò)了D2的建立時(shí)間窗口（因?yàn)榻?jīng)G1和G2的傳播延時(shí)），但Q1并沒(méi)有錯(cuò)過(guò)D3。

如果實(shí)際時(shí)鐘F的速率小于42MHZ，我們可以算出Q1不錯(cuò)過(guò)D2建立時(shí)間窗口的嚴(yán)穩(wěn)態(tài)延時(shí)預(yù)算。允許額外分配給亞穩(wěn)態(tài)的為：

這個(gè)TR延時(shí)稱為允許的判決時(shí)間。

Q1需要比TR更長(zhǎng)的時(shí)間來(lái)達(dá)到穩(wěn)定，這個(gè)亞穩(wěn)態(tài)窗口是：

落在正負(fù)TW內(nèi)，且在總的周期時(shí)間1/F之外的概率是：

ACTEL在1989年出版的“ACT-1 FANILY GATE ARRAYS PRODUCT GUIDE”列出了常數(shù)C和K。這里我們對(duì)兩個(gè)進(jìn)行調(diào)整，使之符合我們的單位體系：HZ和S。

以小時(shí)為單位的平均失效間隔時(shí)間，可以通過(guò)失效概率和輸入信號(hào)的轉(zhuǎn)換率R來(lái)計(jì)算得到。因?yàn)閬喎€(wěn)態(tài)僅僅在輸入信號(hào)變化時(shí)發(fā)生，如果輸入信號(hào)變化較快，則失效的概率也較大。

其中，MPBF=平均失效間隔時(shí)間，H
      R=輸入信號(hào)轉(zhuǎn)換率真，HZ
      PROB（失效）=在任意單個(gè)輸入信號(hào)轉(zhuǎn)換時(shí)的失效概率

圖3.31給出了MTBF與頻率的關(guān)系圖，這個(gè)圖假定輸入信號(hào)的轉(zhuǎn)換頻率時(shí)鐘頻率的1/10。在35MHZ時(shí)，失效概率是4*10的負(fù)12次方。如果電路每秒處理350萬(wàn)次輸入，則每19小時(shí)發(fā)生一次失效。