關鍵詞：視頻解碼器；行鎖定系統(tǒng)時鐘(LLC)；模數(shù)轉(zhuǎn)換器(ADC)；ADV7183
１ 概述
ＡＤＶ７１８３是一種綜合視頻解碼器。它能夠自動將一種兼容國際標準ＮＴＳＣ 或ＰＡＬ的模擬視頻基帶信號轉(zhuǎn)換成另一種兼容１６位／８位ＣＣＩＲ６０１／ＣＣＩＲ６５６ 的 ＹＣｒＣｂ 型４:２:２或４:１:１視頻數(shù)據(jù)。其靈活的數(shù)字式輸出接口能夠在基于緩存器結(jié)構和行鎖時鐘的系統(tǒng)中完成視頻解碼和轉(zhuǎn)換功能，這使得ＡＤＶ７１８３可以廣泛應用于放映機、數(shù)字電視、ＤＶＤ錄像機和游戲機等許多系統(tǒng)。ＡＤＶ７１８３的主要特點如下：
● 內(nèi)部帶有行鎖定系統(tǒng)時鐘（ＬＬＣ）和自適應數(shù)字線長跟蹤（ＡＤＬＬＴ）電路，可以提供雙重視頻鎖定功能；
● 具有三行色度梳狀濾波器；
● 具有實時時鐘和信息輸出功能；
● 具有完整的ＡＧＣ和箝位控制功能，可對色度、亮度、飽和度和對比度進行編程視頻調(diào)節(jié)；
● 有６個模擬視頻輸入信道；
● 可設置為二線連續(xù)雙向端口模式，并與Ｉ２Ｃ兼容?
● 可自動進行ＮＴＳＣ 或ＰＡＬ檢測；
● 帶有不同模式的視頻輸入和１６－ｂｉｔ寬度總線數(shù)字輸出；
● 輸入峰峰值為０．５Ｖ～２Ｖ。
圖1
２ 引腳功能
ＡＤＶ７１８３的引腳排列如圖１（頂視圖）所示。它采用８０－ＬＱＦＰ封裝。各引腳定義如下：
（ＶＳ／ＶＡＣＴＩＶＥ）１腳：雙重功能復用管腳,當(ＯＭ＿ＳＥＬ[１:０]＝０, ０)時?該腳輸出對應于ＹＵＶ像素數(shù)據(jù)的垂直同步信號ＶＳ;而當(ＯＭ＿ＳＥＬ[１:０]＝１, ０ ｏｒ ０,１)時，ＶＡＣＴＩＶＥ是一個在視頻場有效期間內(nèi)的有效信號。
（ＨＳ／ＨＡＣＴＩＶＥ）２腳：雙重功能管腳（當（ＯＭ＿ＳＥＬ[１：０] ＝ ０，０）時，輸出為一個可編程的行同步信號ＨＳ；而當（ＯＭ＿ＳＥＬ[１：０]＝１， ０ ｏｒ ０，１），ＨＡＣＴＩＶＥ是一個在視頻行有效期間的有效信號。
（ＤＶＳＳＩＯ）３，１４腳：數(shù)字輸入／輸出接地端。
（ＤＶＤＤＩＯ）４，１５腳：數(shù)字輸入／輸出電源端?３．３Ｖ?。
（Ｐ１５～Ｐ０）５～８，１９～２４， ３２，３３，７３～７６腳：視頻像素輸出口，其中包括８ｂｉｔ亮度信號Ｙ（Ｐ１５～Ｐ８）和８ｂｉｔ 色差信號Ｃｂ和Ｃｒ（Ｐ７～Ｐ０）。
（ＤＶＳＳ１～３）９，３１，７１腳：數(shù)字電源地。
（ＤＶＤＤ１～３）１０，３０，７２腳：數(shù)字電源引腳（３.３Ｖ）。
（ＡＦＦ）１１腳：幾乎全滿標志。當ＦＩＦＯ達到用戶設定的幾乎全滿的邊緣時,該腳為ＦＩＦＯ控制信號指示標記。
（ＣＬＫＩＮ）１６腳：異步ＦＩＦＯ時鐘。
（ＬＬＣＲＥＦ）２５腳：時鐘參考輸出。
（ＧＰＯ[３:０]）１７,１８,３４, ３５腳：由Ｉ２Ｃ控制的通用目的輸出。
（ＬＬＣ２）２６腳：行鎖定系統(tǒng)時鐘輸出的二分頻(１３．５ＭＨｚ)。
圖2
（ＬＬＣ１／ＰＣＬＫ）２７腳：雙重功能復用管腳?行鎖定系統(tǒng)時鐘輸出或２０～３５ＭＨｚ的ＦＩＦＯ輸出時鐘。
（ＸＴＡＬ１）２８腳：晶體振蕩器的第二管腳，如果使用了外部時鐘源，則該管腳可以不連。
（ＸＴＡＬ）２９腳：２７ＭＨｚ晶體振蕩器輸入管腳或連接外部晶體振蕩器的輸入(與ＣＭＯＳ電平兼容)。
(ＰＷＲＤＮ)３６腳：低功率使能。
(ＥＬＰＦ)３７腳：該管腳主要用于ＬＬＣ鎖相環(huán)所必需的外部環(huán)路濾波器。
(ＰＶＤＤ)３８腳：電源。
(ＰＶＳＳ)３９腳：地。
(ＡＶＳＳ)４０,４７,５３,５６,６３腳：模擬電源地。
(ＡＶＳＳ１～６)４１,４３,４５,５７,５９,６１腳：模擬輸入信道。如果選擇了單終端模式，則接地?當選擇了不同的模式，則直接與ＲＥＦＯＵＴ相連。
（ＡＶＤＤ）５０腳：模擬電源引腳(５Ｖ)。
（ＣＡＰＹ１－２）４８,４９腳：ＡＤＣ電容網(wǎng)絡。
（ＳＤＡＴＡ）６７腳：ＭＰＵ口串行數(shù)據(jù)輸入／輸出。
（ＲＥＦＯＵＴ）５１腳：內(nèi)部參考電壓輸出。
（ＣＭＬ）５２腳：ＡＤＣ公共模式。
（ＳＣＬＫ）６８腳：ＭＰＵ口串行時鐘輸入接口。
（ＣＡＰＣ１～２）５４, ５５腳：ＡＤＣ電容網(wǎng)絡。
（ＡＬＳＢ）６６腳：ＴＴＬ地址輸入。
（ＩＳＯ）６５腳：輸入超出開關。
（ＡＩＮ１～６）４２,４４,４６,５８,６０,６２腳：模擬視頻輸入信道。
（ＶＲＥＦ／ＶＲＥＳＥＴ）６９腳：ＶＲＥＦ標志著下一場的開始;ＶＲＥＳＥＴ標志著新場的開始。
（ＨＲＥＦ／ＨＲＥＳＥＴ）７０腳：ＨＲＥＦ標志著新視頻行的開始;ＨＲＥＳＥＴ標志著新行的開始。
（ＲＤ）７７腳：異步ＦＩＦＯ讀使能信號。
（ＲＥＳＥＴ）６４腳：系統(tǒng)輸入重新設置。
（ＤＶ）７８腳：數(shù)據(jù)有效輸出信號。
（ＯＥ）７９腳：輸出使能控制端口。
（ＦＩＥＬＤ）８０腳：奇／偶場輸出信號。
３ 工作原理
ＡＤＶ７１８３內(nèi)部原理及功能框圖如圖２所示，下面介紹其工作原理。
３．１ 模擬信號輸入
ＡＤＶ７１８３有６個模擬視頻輸入信道，這６個信道用不同的配置可以支持６個ＣＶＢＳ輸入信號、３個Ｓ－ｖｉｄｅｏ輸入信號和２個ＹＣｒＣｂ構成的模擬視頻輸入信號。通過ＩＮＳＥＬ可控制輸入的類型和信道的選擇。模擬信號輸入前端包括三個用于直流恢復的箝位電路。ＡＤＣ前有三個取樣保持放大器，可在ＹＣｒＣｂ輸入模式時保證取樣值同時到達三個信道。兩個１０－ｂｉｔ ＡＤＣｓ用來取樣。為了盡可能高質(zhì)量的捕獲視頻信號，整個模擬信號輸入前端存在著很大的差異。
３．２ 同步像素輸出接口
ＡＤＶ７１８３支持三種輸出接口模式：兼容ＬＬＣ的同步像素接口、ＣＡＰＩ接口和ＳＣＡＰＩ接口。設定為同步像素接口模式時，像素和控制數(shù)據(jù)的輸出與ＬＬＣ１(８－ｂｉｔ模式)或ＬＬＣ２(１６－ｂｉｔ模式)同步。這種模式時的場消隱、行消隱和列消隱的控制和定時信息編碼與控制碼相同。設定為ＣＡＰＩ接口或ＳＣＡＰＩ接口模式時，只有激活的像素數(shù)據(jù)輸出才與異步先進先出時鐘(ＣＬＫＩ)同步。像素一般通過一個５１２像素深、２０比特寬的ＦＩＦＯ容器輸出，ＨＡＣＴＩＶＥ和ＶＡＣＴＩＶＥ輸出一般要使用相互獨立的引腳。ＣＡＰＩ接口和ＳＣＡＰＩ的接口模式數(shù)據(jù)一直是１６－ｂｉｔ，所以，當輸出接口需要８－ｂｉｔ或１０－ｂｉｔ時，一般不能采用這種接口模式。ＡＤＶ７１８３的默認模式為兼容ＬＬＣ的８－ｂｉｔ ＣＣＩＲ６５６ ４:２:２。
圖4
３．３ 控制和像素接口ＦＩＦＯ模式
圖３所示是ＡＤＶ７１８３的控制和像素ＦＩＦＯ接口模式時序，當ＡＤＶ７１８３工作在此模式時，產(chǎn)生的像素數(shù)據(jù)將在５１２像素深的ＦＩＦＯ容器中緩存。只有激活的視頻像素和控制碼才被寫入ＦＩＦＯ，其余的則全部丟棄。這種模式時，ＣＬＫＩＮ必須比移入ＦＩＦＯ的有效數(shù)據(jù)率要快，否則ＦＩＦＯ就會溢出。當ＡＤＶ７１８３工作在ＳＣＡＰＩ接口模式時，可利用ＤＶ(ｄａｔａ ｖａｌｉｄ)到ＲＤ(ｒｅａｄ ｅｎａｂｌｅ) 的反饋系統(tǒng)來保證ＦＩＦＯ不溢出。而當ＦＩＦＯ達到ＡＦＦ(ａｌｍｏｓｔ ｆｕｌｌ ｆｌａｇ)時，ＤＶ馬上升高并一直保持ＦＩＦＯ為ＡＥＦ(ａｌｍｏｓｔ ｅｍｐｔｙ ｆｌａｇ)。使用此模式時，輸出像素的數(shù)據(jù)情況可由ＤＶ和ＱＣＬＫ指示器來決定。
４ 典型應用
圖４是ＡＤＶ７１８３的一個典型應用電路。其中電路的供電電壓ＶＡＡ應選為７Ｖ，ＶＤＤ應選為４Ｖ，數(shù)字輸入引腳電壓應為ＧＮＤ－０．５Ｖ到ＶＡＡ＋０．５Ｖ，模擬輸出電壓應為ＧＮＤ－０．５Ｖ到ＶＡＡ。該電路可工作在０～７０℃的溫度范圍內(nèi)。另外還需注意:ＡＤＶ７１８３是ＥＳＤ(ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ)?敏感設備。盡管ＡＤＶ７１８３本身帶有ＥＳＤ保護電路，但受到高強度靜電放電的持續(xù)損害時，ＡＤＶ７１８３會造成性能衰退和功能下降，因此?有必要采取適當?shù)模牛樱姆雷o措施。
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