摘要：文中針對高壓節(jié)能應(yīng)用領(lǐng)域，開發(fā)了一種基于超薄外延技術(shù)的雙擴(kuò)散BCD兼容工藝，實(shí)現(xiàn)了一種新型D-RESURF結(jié)構(gòu)的700V LDMOS設(shè)計(jì)。結(jié)構(gòu)中N型外延的厚度減小為4．5μm，漂移區(qū)長度縮減至70μm，使得芯片面積和制造成本大幅減小。并通過仿真設(shè)計(jì)，優(yōu)化了器件結(jié)構(gòu)的表面電場分布，使反向擊穿電壓達(dá)到700V的同時，使器件導(dǎo)通電阻降為33Ω·mm2。流片結(jié)果表明，功率管可以達(dá)到設(shè)計(jì)要求。
關(guān)鍵詞：超薄外延；D-RESURF；雙阱高壓LDMOS；VLD

0 引言
    SPIC(Smart Power IC)目前已經(jīng)被廣泛應(yīng)用于開關(guān)電源、電機(jī)驅(qū)動、工業(yè)控制、汽車電子、日常照明、家用電器等領(lǐng)域。在SPIC中，通常需要將耐高壓的功率器件與低壓控制電路集成在同一芯片上。在高壓功率器件應(yīng)用領(lǐng)域中，LDMOS由于工作電流密度大、導(dǎo)通電阻低、開關(guān)特性好等優(yōu)點(diǎn)而被廣泛采用。從工藝應(yīng)用角度看，LDMOS擁有橫向結(jié)構(gòu)的優(yōu)勢，可采用BCD工藝條件將LDMOS、CMOS和BJT器件單片集成在同一硅片上。在LDMOS設(shè)計(jì)過程中，新技術(shù)的應(yīng)用決定了器件的耐壓和導(dǎo)通電阻特性。在本文中，LDMOS成熟地在結(jié)構(gòu)中引入了D-RESURF技術(shù)，D-RESURF技術(shù)是在N型漂移區(qū)表面引入P型降場層形成節(jié)終端擴(kuò)展區(qū)，可使表面電場得到改善，同時增加了器件反向擊穿電壓；另外D-RESURF技術(shù)也使漂移區(qū)單位面積可注入雜質(zhì)密度增大，從而降低了器件的導(dǎo)通電阻。
    目前，高耐壓的LDMOS一般采用厚度為10μm左右的外延層，其外延厚度遠(yuǎn)高于目前標(biāo)準(zhǔn)CMOS工藝，并且用于高壓集成時需要增加對通隔離的時間，因而不易與標(biāo)準(zhǔn)CMOS工藝兼容。為了解決上述問題，本文采用了P埋層的薄外延完善該LDMOS結(jié)構(gòu)，以傳統(tǒng)CMOS工藝，在厚度為4.5μm的超薄外延層上，仿真設(shè)計(jì)了耐壓為700V以上的LDMOS器件。

1 器件結(jié)構(gòu)與分析
    本文中所采用的雙擴(kuò)散高功率的BCD工藝涉及了多種類型器件，主要包括耐壓為700V的高壓LDMOS、耐壓為40V的中壓MOS管、5．8V低壓CMOS器件、二極管、電阻等。因此在設(shè)計(jì)LDMOS的過程中需要考慮與其他器件在工藝加工過程、注入濃度、版次等方面的匹配性。
    新型雙擴(kuò)散LDMOS的設(shè)計(jì)要求是：在4．5μm超薄外延層工藝條件下，可以滿足700V以上高耐壓要求，同時盡可能的降低導(dǎo)通電阻；在此基礎(chǔ)上壓縮漂移區(qū)長度，優(yōu)化器件的結(jié)構(gòu)尺寸，達(dá)到減小芯片版圖面積和制造成本的目的。雙擴(kuò)散LDMOS的結(jié)構(gòu)如圖1所示，多環(huán)P型降場層P-topring被分為數(shù)個隔離的島，用以改善器件的表面電場；圖中的P-sub表示工藝中采用P型襯底材料；LDMOS的耐壓漂移區(qū)分為上下兩部分：
HVnwel表示N型外延層漂移區(qū)部分，DNW表示器件襯底漂移區(qū)部分；Pwell表示LDMOS的體區(qū)，用來形成MOS器件的溝道。LDMOS的柵板位于體區(qū)上方，它的右側(cè)延伸了一段到場氧上，形成場板，用來改善器件表面電場分布。

1．1 器件表面降場層的結(jié)構(gòu)描述
    在器件表面降場層的設(shè)計(jì)中采用了DRESURF技術(shù)，在器件的源漏端之間的N型漂移區(qū)表面引入了相反導(dǎo)電類型的多個P-top環(huán)形摻雜區(qū)。這些環(huán)形降場層的設(shè)計(jì)是基于橫向變摻雜(VLD)技術(shù)，VLD技術(shù)是通過改變雜質(zhì)注入窗口的尺寸和間距，有效地控制P-top降場層在器件表面的濃度分布。在P型雜質(zhì)以相同的注入濃度注入后，雜質(zhì)通過不同間距和尺寸的窗口進(jìn)入漂移區(qū)表面，在相同的環(huán)境溫度下產(chǎn)生橫向和縱向擴(kuò)散，最終在器件表面的降場層濃度分布近似線性，從漏端到源端濃度的線性增加，可以使表面電場的分布均勻。P-top降場層被分為九個不同間隔的區(qū)域，如圖2所示，P-top從左到右各環(huán)的橫向尺寸Wn在逐漸變大，而環(huán)間距Sn則逐漸變小，實(shí)現(xiàn)從左到右(從漏到源)P-top降場層濃度的近似線性分布。

    在這些P-top區(qū)域的P型雜質(zhì)是以高能量，高濃度的方式注入，這樣可以確保器件HNV漂移區(qū)保持較高的雜質(zhì)濃度來耗盡P-top反型區(qū)，在漂移區(qū)外延層內(nèi)，如此高的積分電荷器件確保了器件擁有較低的導(dǎo)通電阻。
    在用MEDICI、Tsuprem4軟件對該器件進(jìn)行工藝器件聯(lián)合仿真時，觀察結(jié)果如LDMOS表面電場分布圖中所示，漂移區(qū)內(nèi)由高濃度P-top環(huán)引起的電場波峰均勻地分布在漂移區(qū)電場中部，各電場波峰值大小相似，約為2×1015V／cm。在該分布狀況下，器件源漏間漂移區(qū)的表面電場的耐壓分布得到有效地改善。

1．2 器件漂移區(qū)的結(jié)構(gòu)分布
    N型漂移區(qū)的濃度分布和尺寸結(jié)構(gòu)，決定著LDMOS電場分布和比導(dǎo)通電阻的大小。為實(shí)現(xiàn)與中、低壓MOS良好的工藝兼容，器件漂移區(qū)的形成采用了雙阱雙次注入的設(shè)計(jì)方法，通過對外延層和襯底表面分別注入不同劑量N型雜質(zhì)來實(shí)現(xiàn)。在外延生長前，在襯底表面注入P型材料形成漂移區(qū)的DNW部分；生長4．5μm薄外延后，在DNW正上方的超薄外延中實(shí)現(xiàn)第二次注入擴(kuò)散，完成漂移區(qū)的HNV部分。雙注入不但成功地在4．5μm超薄外延的基礎(chǔ)上使漂移區(qū)結(jié)深達(dá)到10μm，同時由于漂移區(qū)的截面積大幅增加，也可以在橫向上大幅縮短了漂移區(qū)長度。
    在仿真設(shè)計(jì)過程中，由于P-top降場層的大劑量注入，允許漂移區(qū)的HNV區(qū)域保持較高的濃度分布，器件比導(dǎo)通電阻隨之降低。由于DNW雜質(zhì)在外延生長加熱過程中會向上反擴(kuò)，增大外延層的濃度，所以DNW區(qū)域的注入濃度要小于HNV。為防止過早發(fā)生體內(nèi)擊穿，DNW在外延生長前需要較長時間的高溫加熱，使得注入結(jié)深向襯底擴(kuò)散，確保器件在襯底縱向保持6μm漂移區(qū)結(jié)深。兩次不同劑量，不同加熱環(huán)境的注入，實(shí)現(xiàn)了器件電場分布的優(yōu)化設(shè)計(jì)，有效地滿足了器件在不同區(qū)域的技術(shù)需求。

2 器件的仿真優(yōu)化設(shè)計(jì)
    設(shè)計(jì)中應(yīng)用MEDICI、Tsuprem4軟件對器件進(jìn)行優(yōu)化。在符合4．5μm薄外延的工藝條件下，為改善器件表面電場，使器件最高耐壓大于700V的設(shè)計(jì)要求，對P-top注入劑量與結(jié)構(gòu)尺寸進(jìn)行了仿真優(yōu)化設(shè)計(jì)。同時，分析了漂移區(qū)濃度對擊穿電壓和導(dǎo)通電阻的影響，通過仿真得出最佳濃度分布范圍。
2．1 P-top注入劑量與結(jié)構(gòu)尺寸的仿真優(yōu)化
    由于在縱向P-top降場層的結(jié)深都很淺，所以其濃度變化可以忽略不計(jì)。在這里主要分析P-top降場層沿x方向的一維模型，多環(huán)注入時雜質(zhì)濃度分布為R(x，t)，Cfo(x，t)和Cfi(x，t)分別是當(dāng)推結(jié)時間(T)后的第一個環(huán)和第i個環(huán)的雜質(zhì)濃度分布，其公式為：
   
    通過公式可以調(diào)節(jié)在版圖中P-top環(huán)的窗口尺寸和間距的大小，實(shí)現(xiàn)P-top降場層的線性變摻雜?？紤]工藝制作水平和誤差等因素，為避免出現(xiàn)工藝失真，窗口的尺寸和間距不易太小，但如果窗口的間距太大，就不易實(shí)現(xiàn)降場層的線性變摻雜，因此需選取合適的窗口尺寸和間距。經(jīng)過仿真設(shè)計(jì)與實(shí)際測試，得到兩組具體的窗口尺寸，見表1。

    對P-top降場層的注入劑量和窗口尺寸進(jìn)行優(yōu)化設(shè)計(jì)，其模擬結(jié)果如圖4所示，由圖可見窗口尺寸較小時(A結(jié)構(gòu))更近似為線性變摻雜，其濃度在2．2E13cm-3～3E13cm-3范圍內(nèi)都滿足器件擊穿電壓大于700V，而窗口尺寸較大的B結(jié)構(gòu)注入劑量只在2．3E13cm-3～2．8E13cm-3范圍內(nèi)才滿足器件擊穿電壓大于700V，顯然其變化范圍較小，提高了工藝的復(fù)雜程度，所以這里選取A結(jié)構(gòu)中最優(yōu)值2．5E13cm-3進(jìn)行工藝設(shè)計(jì)。

2．2 漂移區(qū)濃度對擊穿電壓和導(dǎo)通電阻的影晌
    當(dāng)漏端電位從零開始增加到220V左右時，體內(nèi)PN節(jié)耗盡區(qū)隨著電壓的增加而擴(kuò)展，直到整個漂移區(qū)完全耗盡(此時體內(nèi)PN節(jié)的峰值電場遠(yuǎn)遠(yuǎn)小于擊穿電場的最小值)，電壓繼續(xù)增大過程中，器件表面的P-top、N-結(jié)與器件體內(nèi)的N-、P-sub結(jié)的電場峰值在隨之上升，在N型漂移區(qū)總的注入劑量不變的情況下，HNV注入劑量的增加會使LDMOS表面電場的擊穿點(diǎn)的由漏端向P-top的源端方向轉(zhuǎn)移。表現(xiàn)為HNV注入劑量為1．1E 12cm-2～1．35E12cm-2時，N型漂移區(qū)濃度偏低，LDMOS的漂移區(qū)會在較低的漏源電壓下全部耗盡，電場在漏區(qū)集中，導(dǎo)致器件首先在漏區(qū)／N型漂移區(qū)處擊穿；N型漂移區(qū)表面雜質(zhì)濃度的增加會使P-top完全耗盡的同時、表面電場的分布更加均勻，導(dǎo)通電阻趨于下降。當(dāng)HNV注入繼續(xù)上升時，N型漂移區(qū)濃度偏高時，LDMOS的漂移區(qū)無法完全耗盡，電場在P-top降場層靠源區(qū)一側(cè)集中，器件同樣會過早擊穿。于此同時DNW的注入濃度在逐步下降，使得整體漂移區(qū)比導(dǎo)通電阻會逐漸增加。因此必須折中考慮N型漂移區(qū)濃度對器件擊穿電壓和比導(dǎo)通電阻的影響。
    TSUPREM4和MEDICI模擬仿真漂移區(qū)濃度分布，當(dāng)漂移區(qū)總注入劑量在2．4E12cm-2～2．7E12cm-2范圍內(nèi)，HNV保持注入劑量在1．1E12cm-2～1．8E12cm-2變化時，器件擊穿電壓大于700V。考慮到工藝誤差等因素，選取漂移區(qū)總注入劑量分別為2．5E12cm-2和2．6E12cm-2，HNV注入劑量由1．1E12cm-2～1．8E12cm-2變化時，觀察分析擊穿電壓BV與導(dǎo)通電阻Ron變化情況如圖6、7所示。

    觀察HVN注入劑量與擊穿電壓BV和導(dǎo)通電阻Ron的關(guān)系圖，當(dāng)HNV注入劑量由1．1E12cm-2增加時，器件表面濃度得到改善，使擊穿電壓上升，同時導(dǎo)通電阻也在相應(yīng)減小，隨著濃度的增加，器件漂移區(qū)濃度分布趨于最優(yōu)化。當(dāng)HNV注入劑量超過1．5E12cm-2繼續(xù)增加時，漂移區(qū)表面濃度過剩，器件此時擊穿發(fā)生降場層附近。表現(xiàn)為擊穿電壓逐漸降低，與此同時，漂移區(qū)DNW的注入隨著HNV的增加而逐漸降低，器件漂移區(qū)上下濃度分布失衡，導(dǎo)致器件的導(dǎo)通電阻增大。因此，流片時選取HNV注入劑量為1．3E12cm-2～1．5E12cm-2時，DNW注入劑量為1．1E12 cm-2～1．3E12cm-2。此時對應(yīng)仿真結(jié)果導(dǎo)通電阻小于35Ω·cm2，擊穿電壓BV大于714V。

3 結(jié)束語
    本文對一種基于超薄外延技術(shù)的雙阱LDMOS進(jìn)行設(shè)計(jì)研究，該新型器件采用了D-RESURF，橫向變摻雜(VLD)，雙阱注入漂移區(qū)等技術(shù)。通
過對漂移區(qū)表面降場層的幾何尺寸和注入濃度的仿真優(yōu)化，改善了器件表面電場的耐壓特性，同時在漂移區(qū)總注入劑量不變的情況下，研究了HNV注入濃度與擊穿電壓與導(dǎo)通電阻的關(guān)系，分析研究仿真結(jié)果，得出最佳濃度分布。根據(jù)這些仿真設(shè)計(jì)結(jié)果，對該型LDMOS進(jìn)行投片驗(yàn)證，其器件版圖如圖8所示。當(dāng)P-top注入劑量為2．5E13cm-3，HNV注入劑量為1．3E12cm-2。DNW注入劑量為1．3E12cm-2時，測試器件結(jié)果表明LDMOS擊穿電壓可以達(dá)到690V，結(jié)果接近設(shè)計(jì)要求，實(shí)現(xiàn)了與中、低壓器件的良好工藝兼容。