摘要：為了減輕輻射環(huán)境中靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)受單粒子翻轉(zhuǎn)(SEU)的影響以及解決低功耗和穩(wěn)定性的問(wèn)題，采用TSMC 90 nm工藝，設(shè)計(jì)了一款可應(yīng)用于輻射環(huán)境中的超低功耗容錯(cuò)靜態(tài)隨機(jī)存儲(chǔ)器。該SRAM基于雙互鎖存儲(chǔ)單元(DICE)結(jié)構(gòu)，以同步邏輯實(shí)現(xiàn)并具有1 KB(1 K×8 b)的容量，每根位線上有128個(gè)標(biāo)準(zhǔn)存儲(chǔ)單元，同時(shí)具有抗SEU特性，提高并保持了SRAM在亞閾值狀態(tài)下的低功耗以及工作的穩(wěn)定性。介紹了這種SRAM存儲(chǔ)單元的電路設(shè)計(jì)及其功能仿真，當(dāng)電源電壓VDD為0．3 V時(shí)，該SRAM工作頻率最大可達(dá)到2．7 MHz，此時(shí)功耗僅為0．35μW；而當(dāng)VDD為1 V時(shí)，最大工作頻率為58．2 MHz，功耗為83．22μW。

關(guān)鍵詞：靜態(tài)隨機(jī)存儲(chǔ)器；雙互鎖存儲(chǔ)單元；單粒子翻轉(zhuǎn)；電路設(shè)計(jì)

作為半導(dǎo)體存儲(chǔ)器大家族的主要成員，SRAM是世界上應(yīng)用最廣泛的存儲(chǔ)器，它是數(shù)字處理、信息處理、自動(dòng)控制設(shè)備中不可缺少的部件。隨著空間技術(shù)的快速發(fā)展，越來(lái)越多的SRAM器件被應(yīng)用到各類(lèi)航天器和衛(wèi)星的控制系統(tǒng)中。這些電子系統(tǒng)的微電子器件，除了具有高可靠性要求外，還需要具有低功耗以及抗輻射能力。隨著晶體管特征尺寸的不斷減小，集成電路集成度和速度的提高，芯片的功耗也越來(lái)越大，然而高功耗會(huì)降低電路的可靠性并影響芯片的使用壽命。所以大規(guī)模集成電路(LSI)需要降低功耗并提高其可靠性。一些研究報(bào)道表明，減少半導(dǎo)體器件整體功耗的一個(gè)有效途徑是降低電源電壓(VDD)，因此使VDD降低到亞閾值范圍可以使CMOS晶體管達(dá)到良好的超低功耗性能。然而隨著VDD和閾值電壓的降低，SRAM功耗降低，工作速度得到提高，但同時(shí)也對(duì)存儲(chǔ)單元的靜態(tài)噪聲容限(SNM)產(chǎn)生不利的影響。SNM是使存儲(chǔ)單元狀態(tài)翻轉(zhuǎn)的最小直流噪聲電壓，其決定了存儲(chǔ)單元的穩(wěn)定性和SRAM的可靠性，影響SNM的因素主要有電源電壓，工藝缺陷和寄生電阻。具體設(shè)計(jì)中，盡量避免SNM下降的問(wèn)題，在兼顧速度和功耗的前提下，以提高SNM，提高存儲(chǔ)單元的穩(wěn)定性。在某些情況下，甚至需要犧牲一些功耗來(lái)實(shí)現(xiàn)高穩(wěn)定性。

同時(shí)在輻射環(huán)境中的高能粒子(質(zhì)子、中子、a粒子和其他重離子)轟擊微電子電路的敏感區(qū)時(shí)會(huì)引發(fā)單粒子效應(yīng)(Single Event Effect，SEE)。輻射效應(yīng)可能會(huì)引起電路工作的瞬時(shí)擾動(dòng)，可能會(huì)改變電路的邏輯狀態(tài)，甚至引起器件和集成電路的永久損傷。這種由于粒子轟擊時(shí)產(chǎn)生的單粒子效應(yīng)而改變存儲(chǔ)單元的邏輯狀態(tài)的現(xiàn)象，稱(chēng)為單粒子翻轉(zhuǎn)。本文提出一種基于DICE的存儲(chǔ)單元，該結(jié)構(gòu)在實(shí)現(xiàn)低功耗高穩(wěn)定性的同時(shí)，有效的克服了SEU效應(yīng)。

對(duì)于整個(gè)SRAM設(shè)計(jì)而言，存儲(chǔ)單元是設(shè)計(jì)的核心，它對(duì)芯片的面積和功耗起主要作用，同時(shí)還影響工作的穩(wěn)定性，可靠性和速度。同時(shí)存儲(chǔ)單元也是對(duì)輻射效應(yīng)最為敏感的部分，本文研究的超低功耗容錯(cuò)存儲(chǔ)器就是基于這兩種目的設(shè)計(jì)的，超低功耗以及抗SEU。

1 基于DICE結(jié)構(gòu)的SRAM單元電路的設(shè)計(jì)

抗輻射SRAM的設(shè)計(jì)主要有兩種思路：一種是采用特殊的工藝進(jìn)行加固，如外延、SOI、SOS等；另一種是采用設(shè)計(jì)方法進(jìn)行加固。隨著信息化時(shí)代的到來(lái)，人們提出了多種設(shè)計(jì)加固的SRAM單元電路，電路設(shè)計(jì)加固技術(shù)得到了輻射效應(yīng)領(lǐng)域的廣泛認(rèn)可。常規(guī)SRAM器件的基本存儲(chǔ)單元通常由6個(gè)晶體管(6 TRANSISTORS，6T)結(jié)構(gòu)雙穩(wěn)態(tài)觸發(fā)器組成如圖1所示，不能滿(mǎn)足空間抗輻射要求。在加固存儲(chǔ)單元的設(shè)計(jì)中，DICE結(jié)

構(gòu)(如圖2所示)能夠有效地減輕SEU效應(yīng)，本文采用一種新型的基于DICE結(jié)構(gòu)設(shè)計(jì)的SRAM存儲(chǔ)單元，它能實(shí)現(xiàn)抗SEU效應(yīng)，提高系統(tǒng)的穩(wěn)定性，并保持在亞閾值電壓下SRAM低功耗的特點(diǎn)。

1．1 存儲(chǔ)單元概述

基于DICE結(jié)構(gòu)設(shè)計(jì)的SRAM存儲(chǔ)單元如圖3所示，該單元由16T組成，其中DICE結(jié)構(gòu)(N1～N4，P1～P4)比DICE結(jié)構(gòu)多加的4個(gè)晶體管(N9～N12)用來(lái)進(jìn)行讀操作，N5～N8用來(lái)進(jìn)行寫(xiě)操作。該存儲(chǔ)單元有兩個(gè)字線，WWL為寫(xiě)字線用來(lái)進(jìn)行寫(xiě)操作，RWL為讀字線進(jìn)行讀操作，控制傳輸管開(kāi)關(guān)。BL與分別為位線和反位線。在正確的讀過(guò)程中，BL維持在它的預(yù)充電值，BL與上產(chǎn)生電位差，經(jīng)過(guò)靈敏放大器放大后輸出，從而實(shí)現(xiàn)從存儲(chǔ)單元中讀出存儲(chǔ)值。該單元采用一個(gè)四節(jié)點(diǎn)冗余結(jié)構(gòu)，四個(gè)節(jié)點(diǎn)(A，B，C和D)保存著兩對(duì)互補(bǔ)形式的數(shù)據(jù)(亦即：“1010”或“01 01”)，這些數(shù)據(jù)通過(guò)傳輸門(mén)同時(shí)進(jìn)行讀或?qū)懖僮?。DICE單元通過(guò)雙節(jié)點(diǎn)反饋控制實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)。這意味著四個(gè)節(jié)點(diǎn)中的每一個(gè)節(jié)點(diǎn)的邏輯狀態(tài)均由相鄰的兩個(gè)節(jié)點(diǎn)控制(如：A通過(guò)P2控制B并通過(guò)N1控制D，B通過(guò)P3控制C并通過(guò)N1控制A等)。8個(gè)單管反相器形成2個(gè)反饋環(huán)：順時(shí)針P管反饋環(huán)P1～P4和逆時(shí)針N管反饋環(huán)N4～N1。假設(shè)存儲(chǔ)單元處于“1”狀態(tài)(見(jiàn)圖3)，兩個(gè)反相器圈(N4～P1和N2～P3)處于導(dǎo)通狀態(tài)，形成兩個(gè)鎖存器(每個(gè)鎖存器由兩個(gè)交叉耦合的反相器組成)。而N1～P2和N3～P4處于截止?fàn)顟B(tài)。N1～P2和N3～P1這4個(gè)晶體管構(gòu)成2對(duì)雙向反饋電路并完成反饋互鎖功能，將N4～P1和N2～P3這兩個(gè)鎖存器隔離開(kāi)。值得指出的是，由于反饋機(jī)制的存在，該SRAM單元具有很強(qiáng)的抗讀翻轉(zhuǎn)能力。

1．2 狀態(tài)分析

電路中，假設(shè)存儲(chǔ)單元處于保持狀態(tài)，同時(shí)數(shù)據(jù)以“0101”形式被存儲(chǔ)(即節(jié)點(diǎn)A，B，C和D分別保存數(shù)據(jù)“0101”)如圖3所示。如果一個(gè)粒子撞擊晶體管N2，此時(shí)N2上產(chǎn)生一個(gè)瞬態(tài)電流，使得節(jié)點(diǎn)B的電壓由高變低。那么，晶體管P3被打開(kāi)從而驅(qū)動(dòng)節(jié)點(diǎn)C。但是，由于晶體管N3的驅(qū)動(dòng)能力強(qiáng)于晶體管P3，這一變化僅僅使節(jié)點(diǎn)C的電壓略有增加。同時(shí)，節(jié)點(diǎn)B的電壓由高變低又會(huì)使晶體管N1關(guān)斷，而節(jié)點(diǎn)A被晶體管P1和N1的漏電流所驅(qū)動(dòng)。如果在瞬間發(fā)生極短時(shí)間的翻轉(zhuǎn)，節(jié)點(diǎn)B的電壓將保持原值。如上所述就是發(fā)生單粒子瞬態(tài)時(shí)的過(guò)程。

這一分析表明基于DICE結(jié)構(gòu)的SRAM存儲(chǔ)單元具有抗SEU特性。

2 數(shù)據(jù)讀寫(xiě)電路設(shè)計(jì)

該SRAM存儲(chǔ)器的具體工作過(guò)程描述如下：首先從10位地址輸入端(A0～A9)口把CPU發(fā)出的地址信號(hào)傳送進(jìn)來(lái)，控制信號(hào)也一并傳送進(jìn)來(lái)；然后譯碼器根據(jù)所給的讀／寫(xiě)地址進(jìn)行譯碼，譯碼后讀／寫(xiě)控制信號(hào)把相應(yīng)的字線打開(kāi)，由讀／寫(xiě)控制信號(hào)分別控制讀／寫(xiě)過(guò)程。寫(xiě)操作過(guò)程，數(shù)據(jù)輸入端口把準(zhǔn)備好的數(shù)據(jù)寫(xiě)進(jìn)存儲(chǔ)位元；讀操作過(guò)程，BL與上產(chǎn)生電位差，經(jīng)過(guò)靈敏放大器(Sense Amplitier，SA)放大后輸出，從而實(shí)現(xiàn)從存儲(chǔ)單元中讀出存儲(chǔ)值，通過(guò)數(shù)據(jù)輸出端口，把存儲(chǔ)在位元中的數(shù)據(jù)讀出。

2．1 讀控制時(shí)序電路

讀操作分為兩個(gè)階段：等化階段和靈敏階段。在等化階段中，靈敏放大器將驅(qū)動(dòng)兩條互補(bǔ)位線(BL和)上的電壓在同一水平上，這是為了實(shí)現(xiàn)更高的數(shù)據(jù)讀出速度。如果兩個(gè)位線上的電壓差與所需的位線電壓差相反，那么存儲(chǔ)單元將需要花更多的時(shí)間來(lái)驅(qū)動(dòng)位線，以獲得足夠的電壓差。等化階段結(jié)束的同時(shí)，讀字線也將打開(kāi)，開(kāi)始讀取數(shù)據(jù)。完整的控制電路如圖4所示。

2．2 寫(xiě)控制時(shí)序電路

相對(duì)于讀控制時(shí)序電路，寫(xiě)控制電路簡(jiǎn)單得多，因?yàn)樗恍枰邮蛰斎氲臄?shù)據(jù)到相應(yīng)的BL和上。完整的寫(xiě)控制電路如圖5所示。

3 仿真結(jié)果

本文提出的SRAM存儲(chǔ)單元為基于DICE結(jié)構(gòu)的16T單元，采用TSMC 90 nm CMOS工藝，利用Cadence進(jìn)行仿真，數(shù)據(jù)讀操作的波形如圖6所示，其中，CLK為時(shí)鐘信號(hào)，RD為數(shù)據(jù)讀信號(hào)(低電平有效)，RWL為讀字線，BL和分別是位線和反位線，DOUT為存儲(chǔ)單元的讀出數(shù)據(jù)。首先將數(shù)據(jù)“0”和“1”分別寫(xiě)入兩個(gè)不同地址的存儲(chǔ)單元里，當(dāng)RD有效，SEN信號(hào)為高電平時(shí)，BL和上的數(shù)據(jù)通過(guò)靈敏放大器放大，最后再將數(shù)據(jù)DOUT讀出。

表1比較了在不同的電源電壓下的最大工作頻率和功耗，其中分析了亞閾值電壓0．3 V，0．4 V，0．5 V以及低電源電壓1 V時(shí)的相關(guān)數(shù)據(jù)。從表1可以看出，本文設(shè)計(jì)的SRAM對(duì)于許多低速應(yīng)用要滿(mǎn)足一定的速度的同時(shí)，其功耗也非常低。

在亞閾值電壓下工作的電路設(shè)計(jì)中，尤其對(duì)于存儲(chǔ)器的設(shè)計(jì)，待機(jī)漏電功耗占據(jù)了所有功耗的主要部分。表2是在0．3 V的電壓下，三種不同的存儲(chǔ)單元即常規(guī)的6T單元，常規(guī)DICE單元，本文提出的存儲(chǔ)單元之間待機(jī)漏電流的比較。

從表2可以看出，常規(guī)DICE單元漏電流是6T單元漏電流的2倍，本文設(shè)計(jì)的基于DICE結(jié)構(gòu)的存儲(chǔ)單元的漏電流略高于常規(guī)DICE單元的漏電流，使其功耗也略高于常規(guī)DICE單元的功耗，但是這對(duì)于電路的穩(wěn)定性是有意義的。

圖6顯示了SRAM的仿真波形，從波形可以看出，采用本文設(shè)計(jì)的存儲(chǔ)單元結(jié)構(gòu)，該SRAM具有穩(wěn)定的數(shù)據(jù)輸出，從而保證了SRAM工作的穩(wěn)定性，同時(shí)該結(jié)構(gòu)可以有效地防止單粒子翻轉(zhuǎn)效應(yīng)。

4 結(jié)語(yǔ)

本文介紹了由16個(gè)晶體管組成的存儲(chǔ)單元，這種基于DICE結(jié)構(gòu)的SRAM存儲(chǔ)單元與許多常規(guī)的存儲(chǔ)單元相比，提高了電路的穩(wěn)定性和可靠性。因其工作在亞閾值電壓下，漏電流和功耗相對(duì)于常規(guī)的DICE存儲(chǔ)單元稍大一些，但它能夠在讀取數(shù)據(jù)過(guò)程中有效地防止單粒子效應(yīng)對(duì)電路的影響。本文提出的存儲(chǔ)單元是為了工作在亞閾值電壓下，此時(shí)存儲(chǔ)單元的漏電流遠(yuǎn)遠(yuǎn)比工作在標(biāo)準(zhǔn)電壓下的漏電流低得多，所以這種存儲(chǔ)單元對(duì)于低功耗、高穩(wěn)定性電路具有廣泛的應(yīng)用前景，例如在空間技術(shù)應(yīng)用、電路通信、生物醫(yī)學(xué)以及軍事應(yīng)用領(lǐng)域中。