芯片設(shè)計之后端設(shè)計

1. DFT

Design For Test，可測性設(shè)計。芯片內(nèi)部往往都自帶測試電路，DFT的目的就是在設(shè)計的時候就考慮將來的測試。DFT的常見方法就是，在設(shè)計中插入掃描鏈，將非掃描單元(如寄存器)變?yōu)閽呙鑶卧?。關(guān)于DFT，有些書上有詳細介紹，對照圖片就好理解一點。

DFT工具Synopsys的DFT Compiler

2. 布局規(guī)劃(FloorPlan)

工具為Synopsys的Astro

3. CTS

Clock Tree Synthesis，時鐘樹綜合，簡單點說就是時鐘的布線。由于時鐘信號在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。

CTS工具，Synopsys的Physical Compiler

4. 布線(Place & Route)

這里的布線就是普通信號布線了，包括各種標準單元(基本邏輯門電路)之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這里金屬布線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。

工具Synopsys的Astro

5. 寄生參數(shù)提取

由于導線本身存在的電阻，相鄰導線之間的互感,耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲，串擾和反射。這些效應(yīng)會產(chǎn)生信號完整性問題，導致信號電壓波動和變化，如果嚴重就會導致信號失真錯誤。提取寄生參數(shù)進行再次的分析驗證，分析信號完整性問題是非常重要的。

工具Synopsys的Star-RCXT

6. 版圖物理驗證

對完成布線的物理版圖進行功能和時序上的驗證，驗證項目很多，如LVS(Layout Vs Schematic)驗證，簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證;DRC(Design Rule Checking)：設(shè)計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求， ERC(Electrical Rule Checking)：電氣規(guī)則檢查，檢查短路和開路等電氣規(guī)則違例;等等。

工具為Synopsys的Hercules

實際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進步產(chǎn)生的DFM(可制造性設(shè)計)問題，在此不做過多闡述，有興趣的朋友可自行百度。

物理版圖驗證完成也就是整個芯片設(shè)計階段完成，下面的就是芯片制造了。物理版圖以GDS II的文件格式交給芯片代工廠(稱為Foundry)在晶圓硅片上做出實際的電路，再進行封裝和測試，就得到了我們實際看見的芯片。