摘要：介紹了利用現(xiàn)場可編程邏輯門陣列FPGA實現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結構和優(yōu)化方法。重點介紹了DDS技術在FPGA中的實現(xiàn)方法，給出了采用ALTERA公司的ACEX系列FPGA芯片EP1K30TC進行直接數(shù)字頻率合成的VHDL源程序。

   關鍵詞：直接數(shù)字頻率合成（DDS）；現(xiàn)場可編程邏輯門陣列（FPGA）；EP1K30TC-144

直接數(shù)字頻率合成（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｆｒａｑｕｅｎｃｙ Ｓｙｎ-ｔｈｅｓｉｓ?即ＤＤＦＳ，一般簡稱ＤＤＳ）是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術。它在相對帶寬、頻率轉換時間、相位連續(xù)性、正交輸出、高分辨率以及集成化等一系列性能指標方面已遠遠超過了傳統(tǒng)頻率合成技術。當累加器的Ｎ很大時，最低輸出頻率可達Ｈｚ、ｍＨｚ?甚至μＨｚ。也就是說：ＤＤＳ的最低合成頻率接近于零頻。如果ｆｃ為５０ＭＨｚ, 那么當Ｎ為４８位時，其分辨率可達１７９ｎＨｚ。轉換時間最快可達１０ｎｓ的量級，這都是傳統(tǒng)頻率合成所不能比擬的。但它的不足之處是最高工作頻率會受限、噪聲和雜波不夠理想。

本設計采用ＡＬＴＥＲＡ 公司的ＦＰＧＡ芯片ＥＰ１Ｋ３０ＴＣ－１４４來實現(xiàn)ＤＤＳ技術。ＥＰ１Ｋ３０芯片屬ＡＬＴＥＲＡ 公司的ＡＣＥＸ系列，該系列是ＡＬＴＥＲＡ公司著眼于通信、音頻處理及類似場合應用而推出的ＦＰＧＡ器件系列芯片，它采用０．２２／０．１８微米混合工藝，密度從１００００門到１０００００門。所有ＡＣＥＸ系列器件均兼容６４ｂｉｔ、６６ＭＨｚ的ＰＣＩ，并支持鎖相環(huán)電路。ＡＣＥＸ １Ｋ采用查找表（ＬＵＴ）和ＥＡＢ（嵌入式陣列塊）相結合的結構，可用來實現(xiàn)存儲器、專用邏輯功能和通用邏輯功能，每個ＥＢＡ能提供４０９６比特的存儲空間，每個ＬＥ包含４個輸入ＬＵＴ、一個可編程的觸發(fā)器、進位鏈和一個層疊鏈。合理運用進位鏈能夠提高系統(tǒng)運行速度。

ＥＰ１Ｋ３０ＴＣ－１４４的最大系統(tǒng)門數(shù)為１１９０００，它有１７２８個邏輯宏單元數(shù)和５個嵌入式陣列塊，最大可提供２ｋＢ的ＲＯＭ／ＲＡＭ位，因而可完全滿足ＤＤＳ設計的要求。

１?。模模拥膶崿F(xiàn)過程

圖１為ＤＤＳ系統(tǒng)的基本原理圖，圖中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器級聯(lián)而成，可對頻率控制字的２進制碼進行累加運算，是典型的反饋電路，產(chǎn)生的累加結果的高Ｍ位作為ＲＯＭ查找表的取樣地址值，而此查找表中儲存了一個周期的正弦波幅度值。顯然，此處存儲器ＲＯＭ可以看作一個從相位到正弦幅值的轉換器。這樣，用ＲＯＭ的輸出值來驅動ＤＡＣ，然后經(jīng)濾波即可轉換成所需要的模擬正弦波形；同時Ｎ位累加輸出又可作為全加器的下一輪數(shù)據(jù)與頻率數(shù)據(jù)相加，直到相位累加器加滿產(chǎn)生溢出，從而完成一個周期，也就是ＤＤＳ信號的頻率周期。

２?。模模釉冢疲校牵林械膶崿F(xiàn)

考慮到本系統(tǒng)的規(guī)模以及以后的擴展需要，該系統(tǒng)中的ＤＤＳ電路采用ＶＨＤＬ硬件描述語言來實現(xiàn)，因為ＶＨＤＬ語言設計的電路模塊可以方便地移植到不同的ＦＰＧＡ芯片中。由于硬件原因，本系統(tǒng)的最高頻率為１００ｋＨｚ，因此，采用常規(guī)設計即可滿足要求，但若要應用于高速系統(tǒng)，還要采用一些提高系統(tǒng)運行速度的措施，如采用流水線技術，即在設計中把延時較大的組合邏輯塊切割成兩塊大致相等的組合邏輯塊，并在這兩個邏輯塊中插入觸發(fā)器，也可通過多個觸發(fā)器時鐘來提高系統(tǒng)速度，還可以采用ＡＬＴＲＥＡ 公司的ＦＰＧＡ器件所特有的進位鏈來設計高速電路。

    圖２所示為一個具有頻率、相位與幅度調制的ＤＤＳ系統(tǒng)的ＦＰＧＡ組成框圖。它的頻率調制可以在調諧寄存器與相位累加器之間插入一加法器來實現(xiàn)，頻率調制與相位調制有相同的分辨率，因此，頻率可以覆蓋整個調諧頻段。相位調制器可通過在相位累加器后插入一個加法器來實現(xiàn)。幅度調制則是在正弦查找表后插入一個乘法器來實現(xiàn)。該系統(tǒng)具有高精度、高穩(wěn)定性等特點。

２．１ ＲＯＭ查找表的設計

ＲＯＭ查找表在整個設計中是一個比較重要的部分。為了保證波形的平滑，設計時可將一個周期分為１０２４個點。但是，點數(shù)太多時，用文本方式輸入可能有很多困難。因此，應當用Ｃ語言描述正弦方程式，最后再將其轉化為所需的ｍｉｆ文件。以下是其Ｃ語言的源程序：

ｍａｉｎ()

{ｉｎｔ ｉ;ｆｌｏａｔ ｓ;

ｆｏｒ(ｉ＝０;ｉ＜１０２４;ｉ＋＋)

{ ｓ ＝ ｓｉｎ(ａｔａｎ(１)＊８＊ｉ／１０２４);

．．．．．．

２．２ ＤＤＳ主模塊設計

ＤＤＳ主模塊部分可根據(jù)上述原理，采用ＶＨＤＬ來描述，以下是部分源程序：

ＢＥＧＩＮ

ＰＲＯＣＥＳＳ (ｃｌｋ)

ＢＥＧＩＮ

ＩＦ(ｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｃｌｋ＝＇１＇) ＴＨＥＮ

＼＼時鐘上升沿觸發(fā)

ｆｒｅｑｗ＜＝ｆｒｅｑｉｎ;

ａｃｃ＜＝ａｃｃ＋ｆｒｅｑｗ; ＼＼開始累加

ＥＮＤ ＩＦ;

ＥＮＤ ＰＲＯＣＥＳＳ;

ｒｏｍａｄｄｒ＜＝ａｃｃ(ａｄｄｅｒ ｗｉｄｔｈ－１ ｄｏｗｎｔｏ ａｄｄｅｒ ｗｉｄｔｈ－１０);? ＼＼累加結果的高１１位作為

查找表的地址位

ｉ_ｒｏｍ:ｌｐｍ_ｒｏｍ ＼＼調用ＲＯＭ查找表

．．．．．．

２．３ ＤＤＳ控制模塊設計

ＤＤＳ部分的系統(tǒng)控制是根據(jù)所需要的功能（如相位調制、幅度調制等）要求而設計的，這一點也是利用了ＦＰＧＡ的靈活性。其部分程序如下：

ＣＯＭＰＯＮＥＮＴ ｄｄｓｃ ＩＳ   ＼調用ＤＤＳ主模塊

．．．．．．

ＥＮＤ ＣＯＭＰＯＮＥＮＴ ;

ＳＩＧＮＡＬ ｃｌｋｃｎｔ :ｉｎｔｅｇｅｒ ＲＡＮＧＥ ４ ＤＯＷＮＴＯ ０;

＼＼內部信號定義

ＳＩＧＮＡＬ ｃｌｋ:ｓｔｄ_ｌｏｇｉｃ;

ＳＩＧＮＡＬ ｆｒｅｑｉｎｄ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ＤＯＷＮＴＯ ０);?

ＢＥＧＩＮ

ｉ_ｄｄｓｃ:ｄｄｓｃ ＼＼調用ＤＤＳ主模塊

ＰＯＲＴ ＭＡＰ(ｃｌｋ＝＞ｃｌｋ,ｄｄｓｏｕｔ ＝＞ｄｄｓｏｕｔ,ｆｒｅｑｉｎ＝＞ｆｒｅｑｉｎｄ);

ｃｌｋ＜＝ｓｃｌｋ; ＼＼連接內部端口

ＰＲＯＣＥＳＳ (ｓｃｌｋ)

ＢＥＧＩＮ

ＩＦ?ｓｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｓｃｌｋ＝＇１＇? ＴＨＥＮ

＼＼系統(tǒng)時鐘的上升沿觸發(fā)

ｆｒｅｑｉｎｄ＜＝ｆｐｉｎ;

ＥＮＤ ＩＦ;

 ３　結論

本系統(tǒng)在頻率不高于１００ｋＨｚ時能產(chǎn)生精確的正弦波形，而且十分穩(wěn)定。由于基準時鐘為５０ＭＨｚ，且分辨率為１６位，因此，該系統(tǒng)能產(chǎn)生的最低頻率為５００Ｈｚ，若要產(chǎn)生更低頻率及更精確的波形，可以提高分辨率并相應減小基準時鐘，這在ＦＰＧＡ中實現(xiàn)起來相當容易。

實踐證明：用ＦＰＧＡ設計ＤＤＳ電路較采用專用ＤＤＳ芯片更為靈活。因為，只要改變ＦＰＧＡ中的ＲＯＭ數(shù)據(jù)，ＤＤＳ就可以產(chǎn)生任意波形，因而具有相當大的靈活性。相比之下：ＦＰＧＡ的功能完全取決于設計需求，可以復雜也可以簡單，而且ＦＰＧＡ芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將ＤＤＳ設計嵌入到ＦＰＧＡ芯片所構成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用ＦＰＧＡ來設計ＤＤＳ系統(tǒng)具有很高的性價比。