摘要：基于FPGA和LabVIEW設計了用于某遙測組件測試的專用設備。運用DDS技術實現(xiàn)傳輸速率可變的LNDS信號，并使用LabVIEW圖形編程工具，實現(xiàn)了數(shù)字信號源的交互界面，可以產(chǎn)生由上住機程控信號傳輸速率和數(shù)據(jù)內(nèi)容可變的LVDS信號。
關鍵詞：FPGA；LabVIEW；DDS；LVDS

    多種高新技術應用于遙測設備中，使得待測信號種類繁多，測試量增大，而且測試時間緊迫、環(huán)境復雜多變等諸多因素對測試系統(tǒng)提出了更高要求，不僅要求測試自動化、快速化，而且要求測試系統(tǒng)結構緊湊堅固，抗干擾能力強，具備在復雜環(huán)境下工作的能力?；诳偩€技術的虛擬儀器測試系統(tǒng)架構，能夠滿足上述要求。PCI總線以其速度高、可靠性強、成本低及兼容性好等性能，在各種總線標準中占有重要地位。FPGA器件具有編程方便、速度快、開發(fā)費用低、周期短等特點，受到了廣大設計人員的青睞。DDS頻率合成技術使輸出信號受頻率控制碼和相位控制碼以及參考時鐘控制，容易實現(xiàn)調頻、調相，輸出信號具有高速的頻率轉換時間、極高的頻率分辨率和低相位噪聲等優(yōu)點。基于上述特點，本設計運用DDS技術在FPGA片內(nèi)實現(xiàn)可變頻率方波發(fā)送固定格式數(shù)據(jù)，為了實現(xiàn)一個基于虛擬儀器平臺的遙測信號模擬源的設計，下位機與PC通過I／O卡連接。

1 DDS原理及DDS和LVDS在FPGA中實現(xiàn)
    DDS的原理是利用信號的相位與時間成線性關系的特性，通過查表的方式得到信號的瞬時值，從而實現(xiàn)頻率合成。DDS的基本原理框圖，如圖1所示，輸出正弦信號頻率分辨率為△f=fmin=fclk／2N，其中，fCLK為輸入時鐘頻率；N為累加器的寬度；輸出頻率為fo=fclk×K／2N，K為頻率字的輸入值。本次芯片采用Altera公司的CycloneⅡEP2CSQ208C8，設計采用原理圖和Verilog HDL相結合的辦法實現(xiàn)，本設計中只需在FPGA內(nèi)部得到可變頻率范圍4～8 MHz的方波，所以不需要D／A和低通濾波器。

     相位累加器采用流水線結構，即在長延時的邏輯功能塊中插入觸發(fā)器，使復雜的邏輯分步完成，減小每個部分的處理延時，從而使系統(tǒng)穩(wěn)定地運行在較高的頻率上。
    方波波形存儲器直接調用FPGA芯片內(nèi)部的ROM(2 048×1)模塊，前1 024個點為0，后1 024個點為1。為了保證一個地址位對應一個ROM地址，只截取相位累加器22位地址線的高11位與ROM的11位地址線相連。
    低壓差分信號(Low Voltage Differential Signaling，LVDS)采用極低的電壓擺幅高速差動傳輸數(shù)據(jù)，可以實現(xiàn)點對點或一點對多點的連接。圖2所示為CycloneⅡ器件與INDS接口電路，由差分信號發(fā)送器、差分信號互連器、差分信號接受器組成。在實際設計中，要實現(xiàn)一個LVDS發(fā)送和接收，只需要在MegaWizard中調用Altlvds并進行定制即可。

2 系統(tǒng)設計
    本設計主要由兩部分組成：上位機LabVIEW和下位機FPGA。
2．1 方案設計
    以LabVIEW為軟件開發(fā)平臺開發(fā)人機交互界面，F(xiàn)PGA接受上位機命令以可變頻率固定格式循環(huán)發(fā)送上位機傳送的數(shù)據(jù)。設計流程，如圖3所示。

2．2 上位機設計
    上位機用LabVIEW設計人機交互界面，計算出頻率累加字K，通過I／O卡向下位機傳送數(shù)據(jù)和命令。主要傳送以下幾個方面：圖像數(shù)據(jù)、數(shù)字量信息字、幀頭校驗字、發(fā)送校驗字和K。其程序面板，如圖4所示。

2．3 下位機設計
    下位機通過I／O卡接受上位機傳輸?shù)臄?shù)據(jù)和命令，并將待發(fā)送數(shù)據(jù)存儲到單口RAM中，接收上位機開始命令后以可變頻率、固定格式循環(huán)發(fā)送存儲在單口RAM中的數(shù)據(jù)。數(shù)據(jù)傳輸格式如下：一幀數(shù)據(jù)130行，每行包括128 Byte。每幀數(shù)據(jù)開始發(fā)送時，先發(fā)送幀頭校驗字，然后再發(fā)送圖像數(shù)據(jù)。圖像數(shù)據(jù)發(fā)送完畢后，緊接著發(fā)送校驗字，再發(fā)送數(shù)字量信息字。下位機硬件框圖如圖5所示。

    發(fā)送數(shù)據(jù)時控制單元將從單口RAM中讀取的待發(fā)送數(shù)據(jù)存放在FPGA中的乒乓RAM中，并串轉換后發(fā)送數(shù)據(jù)。FPGA讀取外部RAM數(shù)據(jù)存入乒乓RAM的時間必須小于并串轉換后發(fā)送8位數(shù)據(jù)的時間，否則會造成數(shù)據(jù)丟失。發(fā)送的數(shù)據(jù)格式通過有限狀態(tài)機控制，狀態(tài)轉移圖，如圖6所示。

3 結果測試
    本設計FPGA芯片采用Altera公司的EP2C8Q208C8，使用QuatusⅡ8．1開發(fā)系統(tǒng)實現(xiàn)編程和仿真，完成對電路設計的功能和時序分析。
    在QuatusⅡ中編譯工程后，建立SignalTapⅡ文件并加入工程、配置STP文件、編譯并將STP文件同原有的設計下載到FPGA中。人機交互界面設置發(fā)送頻率為5 MHz，圖像數(shù)據(jù)為循環(huán)發(fā)送0～127，數(shù)字量信息字為0～253，點擊LVDS開始按鈕。通過SignalTapⅡ窗口下查看邏輯分析儀實時捕獲的數(shù)據(jù)，格式與要求完全一致，發(fā)送數(shù)據(jù)正確。實時捕獲數(shù)據(jù)，如圖7所示。另外，SignalTapⅡ中設置的采樣時鐘頻率要大于被測信號最高頻率的2倍，否則無法正確反映被測信號波形的變化，測試完畢后要將該邏輯分析儀從項目中刪除。

4 結束語
    文中探討了基于FPGA和LabVIEW的遙測信號模擬源的設計，采用了“FPGA+接口+PC”的設計方案，實現(xiàn)了由PC程控、傳輸速率4～8MHz、固定幀格式的LVDS信號。通過此方法可以在短時間內(nèi)構建一個通用靈活的虛擬儀器平臺，接口可以根據(jù)實際條件采用USB、串口、紅外等多種方式。