摘要：基于65nm CMOS工藝，分別采用CML電路和TSPC電路設(shè)計并實現(xiàn)一種新型五分頻電路，適用于USB 3．0物理層中時鐘頻率的五分頻轉(zhuǎn)換，且輸出占空比基本滿足50％，仿真結(jié)果表明采用CML電路構(gòu)建的分頻器可穩(wěn)定工作在8 GHz的輸入時鐘頻率，此時功耗為1．9 mW，采用TSPC電路構(gòu)建的分頻器可穩(wěn)定工作在10 GHz輸入時鐘頻率，此時功耗為0．2 mW，2種分頻電路都滿足USB 3．0規(guī)范要求，完全達到預(yù)期目標。
關(guān)鍵詞：分頻器；觸發(fā)器；電流模式邏輯；單相位時鐘邏輯

0 引言
    USB 3．0是通用串行總線(Universal Serial Bus)的最新規(guī)范，該規(guī)范由英特爾等大公司發(fā)起，其最高傳輸速度可達5 Gb／s，并且兼容USB 2．0及以下接口標準。物理層的并串／串并轉(zhuǎn)換電路是USB 3．0的重要組成部分，在發(fā)送端將經(jīng)過8 b／10 b編碼的10位并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)并傳輸?shù)津?qū)動電路，在接收端將經(jīng)過CDR(Clock and Data Recovery)恢復(fù)出來的串行數(shù)據(jù)轉(zhuǎn)換成10位并行數(shù)據(jù)。在并串／串并轉(zhuǎn)換過程中，同時存在著時鐘頻率的轉(zhuǎn)換，若串行數(shù)據(jù)采用時鐘上下沿雙沿輸出，則串行數(shù)據(jù)傳輸頻率降低一半，并行傳輸時鐘為串行傳輸時鐘的1／5，即五分頻。
    本文設(shè)計了基于65 nm工藝的五分頻器，產(chǎn)生一個占空比為50％的五分頻信號。對該電路的設(shè)計不以追求高速度為惟一目標，而是在滿足USB 3．0協(xié)議所要求的頻率范圍基礎(chǔ)上，盡可能的降低功耗。

1 電路原理與結(jié)構(gòu)
    采用基于D觸發(fā)器結(jié)構(gòu)的五分頻器邏輯框圖如圖1所示。圖1由3個D觸發(fā)器和少量邏輯門構(gòu)成，采用了同步工作模式，其原理是由吞脈沖計數(shù)原理產(chǎn)生2個占空比不同的五分頻信號A和B，然后對時鐘信號CLK，A和B進行邏輯運算得到占空比為50％的五分頻信號CLK／5，其計數(shù)過程如表1所示，從表1的計數(shù)過程可知，分頻后的時鐘CLK／5的周期是輸入時鐘CLK的5倍，由此實現(xiàn)了五分頻并且其占空比為50％。

2 分頻器基本電路的設(shè)計
    觸發(fā)器是整個分頻器中最基本的結(jié)構(gòu)，只有設(shè)計好一個快速的觸發(fā)器，才能實現(xiàn)一個高頻率的分頻器，目前用于分頻電路的觸發(fā)器電路主要有3種。第1種是CML(Current Mode logic)電路，是由ECL(EmitterCouple Logic)電路演變來的，相比傳統(tǒng)的靜態(tài)分頻器，由于電路的擺幅較小，因而電路的工作速度快；第2種是TSPC(True Single Phase Clock)電路，采用單相時鐘，大大減少了電路的元件數(shù)目，從而提高電路工作速度，同時這種電路功耗極低；第3種是注鎖式(Injected Locked)電路，由于要使用電感，因而它的體積過大且工藝難度高，成本較高，很少被廣泛采用。本文分別采用CML電路和TSPC電路構(gòu)成分頻電路，并對兩者的速度和功耗等進行比較。
    CML電路構(gòu)成的觸發(fā)器如圖2所示，由圖中可以看出，該觸發(fā)器由2個CML結(jié)構(gòu)鎖存器組成，它們構(gòu)成主從型結(jié)構(gòu)，每個鎖存器都要經(jīng)過2個階段：跟蹤階段和保持階段。當主鎖存器跟蹤輸入信號時，從鎖存器處于鎖存保持階段，然后交替。其中N13，N14為尾電流管，偏置電壓V_ biss使N13，N14管工作在飽和狀態(tài)，充當恒流源的作用。dp和dn是由輸入信號d經(jīng)傳輸門和反相器產(chǎn)生的一對互補差分信號，cK_m和ck_p是由輸入時鐘信號clk經(jīng)傳輸門和反相器產(chǎn)生的一對互補時鐘差分信號。主鎖存器工作狀態(tài)為：當cK_m為高電平時，N5管導(dǎo)通，N6管關(guān)閉，此時N1，N2管工作在差分狀態(tài)，將輸入信號dp，dn采入。當cK_p為高電平時，N6管導(dǎo)通，N5管關(guān)閉，此時N3，N4使電路維持在鎖存狀態(tài)，從鎖存器工作狀態(tài)恰好與主鎖存器工作狀態(tài)相反。設(shè)計中在觸發(fā)器輸出端q，qn之間加了2個反相器從而在q，qn之間形成正反饋，增強了電路的輸出驅(qū)動能力。工作時，電路的尾電流應(yīng)當足夠大，有利于提高電路工作頻率和輸出信號的擺幅。

    TSPC電路構(gòu)成的觸發(fā)器如圖3所示，由圖中可以看出，該電路由四級反相器構(gòu)成，上升沿觸發(fā)，當CK為低電平，輸入反相器在節(jié)點X上采樣反向d輸入，第2級反相器處于保持狀態(tài)，節(jié)點Y預(yù)充電至Vdd，第三級反相器處于保持狀態(tài)，時鐘上升沿來時，第二級反相器求值，Y的電平值發(fā)生變化，時鐘ck為高電平時，節(jié)點Y的值傳送到輸出q，該觸發(fā)器的延時為4個反相器的傳播延時，由于電路中元件數(shù)目很少，而且采用動態(tài)邏輯，因此功耗極低。

3 仿真結(jié)果與分析
    采用Cadence公司的spectre仿真器對設(shè)計的分頻器分別仿真，仿真電源電壓為1 V，結(jié)果表明：在典型工藝參數(shù)條件下，基于CML電路結(jié)構(gòu)的五分頻器最大工作頻率是8 GHz，最小工作頻率是1 kHz，當工作在8 GHz時，功耗為1．7 mW，輸出信號占空比為49．76％；基于TSPC電路結(jié)構(gòu)的五分頻器最大工作頻率是10 GHz，最小工作頻率是10 MHz，當工作在10GHz時，功耗采用10 ns內(nèi)的平均功耗，功耗為0．2mW，輸出信號占空比為49．92％。由于是單端輸入輸出，基于TSPC電路結(jié)構(gòu)的分頻器抗噪聲能力較弱。最高工作頻率下的仿真結(jié)果如圖4，圖5所示。

    對于不同頻率的分頻器。通常采用FOM值來比較其性能，分頻器的FOM值定義為：
    FOM=fmax／P
    式中：fmax是分頻器的最高工作頻率；P是分頻器在最高工作頻率下的功耗，表2為本文設(shè)計的分頻器和其他文獻中介紹的分頻器作對比，所有的分頻器均采用CMOS工藝，對比表明本文設(shè)計的5分頻器性能較優(yōu)，在65 nm工藝下具有明顯的功耗低優(yōu)勢，尤其是采用TSPC電路結(jié)構(gòu)的分頻器，功耗極低。

4 結(jié)語
    本文基于65 nm工藝分別采用CML電路結(jié)構(gòu)和TSPC電路結(jié)構(gòu)設(shè)計了1個五分頻器，采用spectre仿真表明，采用CML結(jié)構(gòu)的分頻器最高工作頻率8 GHz，功耗1．7 mW，輸出信號占空比49．76％；采用TSPC電路結(jié)構(gòu)分頻器最高工作頻率10 GHz，功耗為0．2 mW，輸出信號占空比49．91％，由于采用單端輸入輸出，所以采用TSPC結(jié)構(gòu)的分頻器抗噪聲能力較弱。輸出信號占空比為50％是本文一大特點，2種結(jié)構(gòu)的分頻器工作頻率完全覆蓋了USB 3．0協(xié)議所要求的頻率范圍，滿足協(xié)議要求。