DDS同 DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫(xiě)。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。在各行各業(yè)的測(cè)試應(yīng)用中，信號(hào)源扮演著極為重要的作用。但信號(hào)源具有許多不同的類(lèi)型，不同類(lèi)型的信號(hào)源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。目前，最常見(jiàn)的信號(hào)源類(lèi)型包括任意波形發(fā)生器，函數(shù)發(fā)生器，RF信號(hào)源，以及基本的模擬輸出模塊。信號(hào)源中采用DDS技術(shù)在當(dāng)前的測(cè)試測(cè)量行業(yè)已經(jīng)逐漸稱(chēng)為一種主流的做法。利用它來(lái)設(shè)計(jì)符合自己需要的DDS電路是一個(gè)很好的解決方法。

1 DDS的基本原理

DDS的主要思想是從相位的概念出發(fā)合成所需要的波形，其結(jié)構(gòu)由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通濾波器和參考時(shí)鐘五部分組成，其基本原理框圖如圖1所示。

綜上所述，在采樣頻率一定的情況下，可以通過(guò)控制頻率控制字K來(lái)控制所得離散序列的頻率，經(jīng)保持、濾波之后可唯一地恢復(fù)出此頻率的模擬信號(hào)。

2 基于FPGA技術(shù)實(shí)現(xiàn)DDS的方案

FPGA（Field-Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA一般來(lái)說(shuō)比ASIC（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA.因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

用FPGA實(shí)現(xiàn)DDS的基本工作過(guò)程為：通過(guò)VXI接口電路將生成的數(shù)據(jù)存入固定數(shù)據(jù)RAM中，然后用FPGA設(shè)計(jì)的相位累加器來(lái)計(jì)算并選擇RAM中的數(shù)據(jù)存放地址，最后將數(shù)據(jù)給定的頻率控制字輸出，經(jīng)DAC轉(zhuǎn)換即實(shí)現(xiàn)了任意波形輸出。原理圖如圖2所示。虛線(xiàn)部分可用FPGA來(lái)實(shí)現(xiàn)。

圖2中參考時(shí)鐘由高穩(wěn)定的晶體振蕩器產(chǎn)生，主要用于控制DDS中各器件同步工作。虛線(xiàn)部分相當(dāng)于相位累加器，它由N位加法器與N位相位寄存器構(gòu)成，它實(shí)際上是一個(gè)計(jì)數(shù)器。每來(lái)一個(gè)時(shí)鐘脈沖，加法器將相位增量數(shù)據(jù)與相位寄存器輸出的累積相位數(shù)據(jù)相加，把相加后的結(jié)果送至相位寄存器的數(shù)據(jù)輸入端。相位寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘的作用下繼續(xù)與頻率控制字相加。由此看來(lái)，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。

3 結(jié)束語(yǔ)

采用FPGA設(shè)計(jì)DDS電路，充分發(fā)揮了FPGA在系統(tǒng)可編程的優(yōu)點(diǎn)，可以通過(guò)軟件靈活改變相關(guān)參數(shù)，給設(shè)計(jì)帶來(lái)很多方便。用FPGA設(shè)計(jì)DDS電路較采用專(zhuān)用DDS芯片更為靈活，只要改變FPGA中的ROM數(shù)據(jù)，DDS就可以產(chǎn)生所需波形數(shù)據(jù)，并且FPGA的功能完全取決于設(shè)計(jì)需要，因而具有相當(dāng)大的靈活性，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會(huì)增加多少，因此，采用FPGA來(lái)設(shè)計(jì)DDS系統(tǒng)具有很高的性?xún)r(jià)比。