在進(jìn)行FPGA設(shè)計(jì)時(shí)，有很多需要我們注意的地方。具有好的設(shè)計(jì)風(fēng)格才能做出好的設(shè)計(jì)產(chǎn)品，這一點(diǎn)是毋庸置疑的。那么，接下來(lái)，小編就帶大家一起來(lái)看看，再進(jìn)行FPGA設(shè)計(jì)時(shí)，我們都要注意哪些呢?

　　一.命名風(fēng)格：

　　1不要用關(guān)鍵字做信號(hào)名;

　　2不要在中用VERILOG關(guān)鍵字做信號(hào)名;

　　3命名信號(hào)用含義;

　　4命名I/O口用盡量短的名字;

　　5不要把信號(hào)用高和低的情況混合命名;

　　6信號(hào)的第一個(gè)字母必須是A-Z是一個(gè)規(guī)則;

　　7使模塊名、實(shí)例名和文件名相同;

　　二.編碼風(fēng)格

　　記住，一個(gè)好的代碼是其他人可以很容易閱讀和理解的。

　　1盡可能多的增加說(shuō)明語(yǔ)句;

　　2在一個(gè)設(shè)計(jì)中固定編碼格式和統(tǒng)一所有的模塊，根從項(xiàng)目領(lǐng)導(dǎo)者定義的格式;

　　3把全部設(shè)計(jì)分成適合數(shù)量的不同的模塊或?qū)嶓w;

　　4在一個(gè)always/process中的所有信號(hào)必須相關(guān);

　　5不要用關(guān)鍵字或一些經(jīng)常被用來(lái)安全綜合的語(yǔ)法;

　　6不要用復(fù)雜邏輯;

　　7在一個(gè)if語(yǔ)句中的所有條件必須相關(guān);

　　三.設(shè)計(jì)風(fēng)格

　　1強(qiáng)烈建議用同步設(shè)計(jì);

　　2在設(shè)計(jì)時(shí)總是記住時(shí)序問(wèn)題;

　　3在一個(gè)設(shè)計(jì)開(kāi)始就要考慮到地電平或高電平復(fù)位、同步或異步復(fù)位、上升沿或下降沿觸發(fā)等問(wèn)題，在所有模塊中都要遵守它;

　　4在不同的情況下用if和case;

　　5在鎖存一個(gè)信號(hào)或總線時(shí)要小心;

　　6確信所有寄存器的輸出信號(hào)能夠被復(fù)位/置位;

　　7永遠(yuǎn)不要再寫(xiě)入之前讀取任何內(nèi)部存儲(chǔ)器(如SRAM)

　　8從一個(gè)時(shí)鐘到另一個(gè)不同的時(shí)鐘傳輸數(shù)據(jù)時(shí)用數(shù)據(jù)緩沖，他工作像一個(gè)雙時(shí)鐘FIFO;

　　9在VHDL中二維數(shù)組可以使用，它是非常有用的。在VERILOG中他僅僅可以使用在測(cè)試模塊中，不能被綜合;

　　10遵守register-in register-out規(guī)則;

　　11像synopsys的DC的綜合工具是非常穩(wěn)定的，任何bugs都不會(huì)從綜合工具中產(chǎn)生;

　　12確保FPGA版本與ASIC的版本盡可能的相似，特別是SRAM類型，若版本一致是最理想的;

　　13在嵌入式存儲(chǔ)器中使用BIST;

　　14虛單元和一些修正電路是必需的;

　　15一些簡(jiǎn)單的測(cè)試電路也是需要的，經(jīng)常在一個(gè)芯片中有許多測(cè)試模塊;

　16除非低功耗不要用門(mén)控時(shí)鐘;

　　17不要依靠腳本來(lái)保證設(shè)計(jì)。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器);

　　18如果時(shí)間充裕，通過(guò)時(shí)鐘做一個(gè)多鎖存器來(lái)取代用MUX;

　　19不要用內(nèi)部tri-state, ASIC需要總線保持器來(lái)處理內(nèi)部tri-state;

　　20在top level中作pad insertion;

　　21選擇pad時(shí)要小心(如上拉能力，施密特觸發(fā)器，5伏耐壓等);

　　22小心由時(shí)鐘偏差引起的問(wèn)題;

　　23不要試著產(chǎn)生半周期信號(hào);

　　24如果有很多函數(shù)要修正，請(qǐng)一個(gè)一個(gè)地作，修正一個(gè)函數(shù)檢查一個(gè)函數(shù);

　　25在一個(gè)計(jì)算等式中排列每個(gè)信號(hào)的位數(shù)是一個(gè)好習(xí)慣，即使綜合工具能做;

　　26不要使用HDL提供的除法器;

　　27削減不必要的時(shí)鐘。它會(huì)在設(shè)計(jì)和布局中引起很多麻煩，大多數(shù)FPGA有1-4個(gè)專門(mén)的時(shí)鐘通道;

　　四.嚴(yán)格遵守

　　1、 禁止使用時(shí)鐘或復(fù)位信號(hào)作數(shù)據(jù)或使能信號(hào)，也不能用數(shù)據(jù)信號(hào)作為時(shí)鐘或復(fù)位信號(hào)，否則HDL 綜合時(shí)會(huì)出現(xiàn)時(shí)序驗(yàn)證問(wèn)題。

　　2、 同一個(gè)模塊中不建議同時(shí)使用上升沿和下降沿兩種邊沿觸發(fā)方式

　　3、 復(fù)位后，確保所有的寄存器必須被初始化，防止出現(xiàn)不可預(yù)測(cè)的狀態(tài)

　　4、 嚴(yán)禁模塊內(nèi)部使用三態(tài)、雙向信號(hào)

　　在內(nèi)部由于需要，要使用雙向信號(hào)時(shí)，如某sdram接口模塊有：inout sdram_bus，可以在頂層模塊中對(duì)此總線做拆分處理，分別為：sdram_in, sdram_out, sdram_en三個(gè)信號(hào)控制, 并在頂層進(jìn)行雙向總線建模，如下示例代碼(13)：

　　assign sdram_in = sdram_bus;

　　assign sdram_bus = (sdram_en == 1’b1) ? sdram_out : ‘bz;

　　示例代碼13 雙向總線建模

　　5、 可綜合版本嚴(yán)禁使用延時(shí)單元(如： test_r <= #5 test)，清楚其他不可綜合的系統(tǒng)任務(wù)，如：讀寫(xiě)文件

　　6、 建議時(shí)序邏輯中建議一致使用非阻塞賦值，組合邏輯中一致使用阻塞賦值

　　7、 在組合邏輯進(jìn)程中，其敏感向量表中要包含所有要讀取的信號(hào)，防止仿真與綜合結(jié)果不一致，如示例代碼(14)

　　always @ (a or c) always @ (a or b or c)

　　begin begin

　　d1 = a & c; d1 = a & c;

　　d2 = b | c; d2 = b | c;

　　end end

　　糟糕的風(fēng)格 良好的風(fēng)格

　　此例的糟糕風(fēng)格代碼中，仿真模型中過(guò)程快只對(duì)數(shù)據(jù)a、c敏感，而忽略了b，但在綜合模型中綜合結(jié)果是對(duì)a、b、c都敏感的，兩者的差異會(huì)導(dǎo)致仿真結(jié)果與綜合結(jié)果有可能不一致。分析如下:

　　當(dāng)數(shù)據(jù)c與a、b同步(有固定的相位差)，且c的變化頻率平穩(wěn)且大于或等于a、b時(shí)則仿真結(jié)果與綜合結(jié)果是一致的，否則，就會(huì)造成仿真結(jié)果的錯(cuò)誤，誤導(dǎo)我們對(duì)設(shè)計(jì)做出錯(cuò)誤的判斷

　　8、 代碼中避免使用*、/等復(fù)雜的數(shù)學(xué)運(yùn)算，在運(yùn)算雙目中數(shù)據(jù)較大時(shí)，速度就會(huì)很慢，導(dǎo)致關(guān)鍵路徑，因而一般采用定制內(nèi)核方式，實(shí)現(xiàn)上述的復(fù)雜運(yùn)算。

　　9、 一個(gè)過(guò)程塊中只包括相關(guān)信號(hào)的操作，如示例代碼(15)

　　always @ () always @ ()

　　begin begin

　　//... //...

　　test1 <= test0; test1 <= test0;

　　test3 <= test2; end

　　end always @ ()

　　begin

　　//...

　　test3 <= test2;

　　end

　　糟糕的風(fēng)格 良好的風(fēng)格

　　10、 在FPAG中，所有時(shí)鐘，以及高負(fù)載信號(hào)應(yīng)約束到全局時(shí)鐘管腳

　　11、 在FPAG中，禁止使用門(mén)控時(shí)鐘(示例代碼16)、行波時(shí)鐘

　　assign clk50m_ctl = clk_50m_en & clk50m;或

　　always @ (posedge clk50m)

　　begin

　　clk50m_ctl <= clk_50m_en & clk50m;

　　end

　　示例代碼16 門(mén)控時(shí)鐘

　　12、 在FPGA中如果需要對(duì)時(shí)鐘分頻，必須采用 FPGA自帶PLL(Altera)/DLL(Xilinx)進(jìn)行分頻

　　13、 禁止在例化時(shí)的端口連接上使用組合邏輯

　　14、 所有pin腳輸入數(shù)據(jù)必須經(jīng)過(guò)一級(jí)寄存，濾除毛刺，確保數(shù)據(jù)的穩(wěn)定性以及保證建立時(shí)間(Tst)

　　15、 所有pin腳輸出數(shù)據(jù)必須經(jīng)過(guò)一級(jí)寄存，確保下游器件的數(shù)據(jù)保持時(shí)間Th頂層只允許存在例化，不允許有功能代碼
 

五.強(qiáng)烈建議

　　1、 聲明多位的變量(寄存器)時(shí)，使用由高到的的方式：reg [31:0] addr;

　　2、 聲明寄存器組時(shí)，寄存器的位數(shù)由高到低，維數(shù)由低到高： reg [32-1:0] mem [0:15]

　　3、 if -else嵌套不超過(guò)7層，case語(yǔ)句要有保護(hù)語(yǔ)句default

　　4、 在verilog語(yǔ)法中， if...else if ... else 語(yǔ)句是有優(yōu)先級(jí)的，一般說(shuō)來(lái)第一個(gè)if的優(yōu)先級(jí)最高，最后一個(gè)else的優(yōu)先級(jí)最低。如果描述一個(gè)編碼器，在XILINX的XST綜合參數(shù)就有一個(gè)關(guān)于優(yōu)先級(jí)編碼器硬件原語(yǔ)句的選項(xiàng)Priority Encoder Extraction.而case語(yǔ)句是"平行"的結(jié)構(gòu)，所有的case的條件和執(zhí)行都沒(méi)有“優(yōu)先級(jí)”。而建立優(yōu)先級(jí)結(jié)構(gòu)會(huì)消耗大量的組合邏輯，所以如果能夠使用case語(yǔ)句的地方，盡量使用case替換if...else結(jié)構(gòu)。

　　5、 在無(wú)明確要生成鎖存器時(shí)，要寫(xiě)完整的選擇分支，避免產(chǎn)生鎖存器

　　6、 采用2段式或3段式FSM做設(shè)計(jì)，盡量避免采用1段式

　　7、 建議模塊所有輸入信號(hào)經(jīng)過(guò)一級(jí)寄存器，縮短組合邏輯路徑

　　8、 一行程序以小于80 字符為宜，不要寫(xiě)得過(guò)長(zhǎng)

　　在例化時(shí)(即不同模塊的端口綁定)，盡量使用名字關(guān)聯(lián)，不要使用位置聯(lián)。這樣有利于調(diào)試和增加代碼的易讀性。

　　六.推薦使用

　　1、 盡量使用無(wú)路徑的“include”命令行; HDL應(yīng)當(dāng)與環(huán)境無(wú)關(guān)，如示例代碼(17)：

　　`include “../mem_map.inc” `include “mem_map.inc”

　　示例代碼15 糟糕的風(fēng)格 示例代碼15良好的風(fēng)格

　　2、 在不同的層級(jí)上使用統(tǒng)一的信號(hào)名;容易跟蹤信號(hào)，網(wǎng)表調(diào)試也容易

　　3、在頂層文件模塊中，在開(kāi)始的時(shí)間標(biāo)度命令中寫(xiě) “timescale 1ns/10ps”; 子模塊就不要寫(xiě)了。便于統(tǒng)一修改。綜合時(shí)，也容易注釋掉。
 

【編輯總結(jié)】：好了，說(shuō)到這里，想必大家對(duì)我們的FPGA設(shè)計(jì)風(fēng)格和必知事項(xiàng)已經(jīng)有了一定的了解了。學(xué)以致用，那么接下來(lái)的話，就要將這些規(guī)則應(yīng)用到我們的實(shí)踐之中。希望感興趣的你們?cè)诳赐赀@篇文章后，能夠自己去實(shí)踐實(shí)踐，加深印象。