摘要：介紹了基于FPGA和鎖相頻率合成器芯片ADF4350的寬帶步進頻率信號源的設計與實現(xiàn)方法。通過分析兩種不同的實現(xiàn)方法，確定了以DDS輸出的掃描頻率控制鎖相環(huán)鑒相參考頻率的方法。該方法能有效結合二者優(yōu)勢，縮短頻率的穩(wěn)定時間，降低輸出雜散。通過FPGA的控制、配置，產生了最佳性能的LS波段寬帶步進頻率信號，具有功耗低、集成度高、輸出頻率雜散抑制良好等特點。
關鍵詞：步進頻率源；FPGA；ADF4350；DDS

引言
    頻率源是通信系統(tǒng)、雷達系統(tǒng)、儀器儀表等現(xiàn)代電子系統(tǒng)的核心部分之一，其性能的優(yōu)劣直接影響到整個系統(tǒng)的穩(wěn)定性，目前的頻率合成方法有多種，其中，應用廣泛的有直接數(shù)字頻率合成技術(Direct Digital Synthesis，DDS)和鎖相式頻率合成器(Phase Locked Loop，PLL)兩種，但二者又有各自的優(yōu)缺點。DDS具有較高的頻率精度和雜散抑制，但寬頻帶是其實現(xiàn)難點；而PLL具有較高的頻率輸出帶寬，但是輸出頻率不可避免的相位噪聲和雜散是其缺陷。本文論述的寬帶步進頻率信號源設計結合了二者的優(yōu)勢，能夠產生低噪聲雜散并且高輸出帶寬的信號。
    由于近些年來，寬帶步進頻率信號以其獨特的優(yōu)勢在通信和臂達系統(tǒng)中得到了廣泛的應用，因此，本文重點討論LS波段寬帶步進頻率信號源設計方法，考慮到FPGA具有較高的系統(tǒng)集成和時序控制性能，設計采用Xilinx公司的spartan3系列FPGA進行頻率源模塊的配置和控制，使頻率源輸出的頻率能夠滿足設計要求。

1 頻率合成器的工作原理
    頻率合成器芯片采用ADI公司的寬帶頻率合成器芯片ADF4350。該芯片是一款內部集成VCO、鑒相器、電荷泵、分頻器等的低噪聲雜散PLL(鎖相環(huán))芯片。VCO基波輸出頻率范圍為2 200～4 400 MHz，支持小數(shù)和整數(shù)N分頻，利用輸出端的1／2／4／8／16分頻電路可以產生帶寬為137．5～4 400 MHz頻段內的任意頻率。片上VCO內核由3個獨立的VCO組成，其輸出靈敏度為33 MHz／V，每個VCO使用16個重疊頻段，可以僅通過0．5～2．5 V壓控范圍，便可以控制整個頻帶的頻率輸出，該芯片采用5 mm×5 mm封裝，具有集成度大、可靠性強、功耗低等特點。ADF 4350的詳細信息見參考文獻。
    ADF4350頻率合成器的參考頻率fREF由外部提供，該頻率經芯片內部R分頻器后提供給鑒相器，作為鑒相參考頻率FPFD。射頻輸出RFOUT的反饋頻率經內部N分頻器后輸出的頻率為FN，鑒相器將FN與FPFD比較后的相位差轉換為與之成比例的脈沖，提供給電荷泵。電荷泵產生攜帶誤差信息的推拉電流，經芯片外部的環(huán)路濾波器積分轉換成攜帶相位差信息的調諧電壓，調諧片上VCO的壓控端，控制并輸出相應的頻率。片上VCO的輸出頻率經輸出分頻器(1／2／4／8／16)電路輸出，產生所需射頻輸出信號：
    RFOUT=FPFD×[INT+(FRAC／MOD)]／RFD      (1)
    其中，INT為芯片內部N分頻器的整數(shù)分頻值，F(xiàn)RAC和MOD分別為N分頻器的小數(shù)分頻系數(shù)的分子和分母值，射頻輸出端分頻系數(shù)RFD為1／2／4／8／16。因此，通過FPGA配置，有規(guī)律的調整鑒相參考頻率FPFD或者內部N分頻器的分頻值便可以實現(xiàn)寬帶步進頻率信號源的設計。ADF4350硬件外圍原理圖如圖1所示。

    電阻R1用來選擇是否使用ADF4350的快速鎖定模式，具體阻值根據(jù)環(huán)路帶寬值通過ADIsimPLL仿真工具計算。本系統(tǒng)選用非快速鎮(zhèn)定模式，因此實際電路中R1電阻部分為開路。硬件電路的可測性設計可以方便后期的系統(tǒng)硬件調試。考慮到高頻信號的電路傳輸特點，將各電源和主要引腳添加了濾波電容，頻率輸出端采用雙端口差分形式輸出，提高了頻率輸出的抗干擾特性。

2 步進頻率源的參數(shù)設計
    本文討論的寬帶步進頻率源參數(shù)為：工作頻段為1．1～2．124 GHz，射頻輸出步進頻率間隔為2 MHz，即每個步進周期共輸出512個掃描頻率值。輸出功率可調。單頻點相位嗓聲優(yōu)于-90 dBc／Hz@10 kHz，雜散優(yōu)于-60 dBc。
    通過硬件調試發(fā)現(xiàn)，每次更新N分頻器的分頻值產生步進頻率，由于分頻值的變化差異，導致芯片內部鎖相環(huán)完全失鎖，一段時間后再重新恢復鎖定。在此期間，VCO的壓控端將出現(xiàn)較大的抖動，延長鎖定時間，輸出雜散嚴重，因此本文重點討論以下實現(xiàn)方案。
    固定ADF4350內部分頻器的值，通過調整FPFD，使射頻輸出端產生滿足要求的寬帶步進頻率信號。DDS具有極高的頻率分辨率和極短的轉換時間，但其工作帶寬和輸出最高頻率受到限制。而鎖相頻率合成器具有很高的工作頻率和帶寬，但其轉換時間相對較長。因此本方案將二者結合起來，融合二者優(yōu)勢，便可獲得較高性能的頻率輸出。通過DDS控制改變FPFD產生滿足要求的寬帶步進頻率信號，內部寄存器分頻值沒有隨步進頻率的變化而改變，因此鎮(zhèn)相環(huán)失鎖時間很短，頻率輸出雜散抑制良好，滿足設計要求。整體實現(xiàn)框圖如圖2所示。

    設定ADF4350頻率合成器R分頻器中的分頻參數(shù)為0。鑒相參考頻率等于外部參考頻率即fREF=FPFD。設定系統(tǒng)工作在低噪聲模式，射頻輸出分頻器為2分頻，反饋端設定為VCO基頻。本方案選用的DDS芯片為ADI公司的低成本、低相位噪聲芯片AD9850，其頻率輸出計算公式為：
    fDDS=(Phase×CLKIN)／232      (2)
    其中，Phase為相位累加器的值，CLKIN為DDS參考輸入頻率，本文DDS的參考頻率由FPGA內部數(shù)字時鐘管理單元DCM經6倍頻輸出提供，為120 MHz。
    根據(jù)頻率輸出參數(shù)設計要求，設定頻率源芯片內部分頻器值INT=160，F(xiàn)RAC=0，MOD=20。則由公式(1)
可知：
    RFOUT=FPFD×[INT+(FRAC／MOD)]／RFD=FPFD×[160+(0／20)]／2=80FPFD
    因此，為了使RFOUT能夠輸出1．1～2．124 GHz帶寬并且以2 MHz為步進的掃描信號，則FPFD相對應的掃描頻率范圍為：
    FPFD=(1．1～2．124)GHz／80=13．75～26．55 MHz步進間隔為；△FPFD=2 MHz／80=25 kHz
    由于R分頻器不參與分頻倍頻工作，則有fDDS=fREF=FPFD，△fDDS=△FPFD。由公式(2)可知：
   
    綜上所述，Phase配置數(shù)據(jù)應為492 131 669～950261 514，數(shù)據(jù)更新間隔為894 785，將Phase全部的配置數(shù)據(jù)利用Matlab軟件計算得出，通過FPGA以一定時序配置DDS即可控制ADF4350輸出端產生滿足要求的寬帶步進頻率信號。

3 測試結果
    ADF4350具有兩路射頻輸出，硬件設計考慮到系統(tǒng)的可擴展性，分別將主輸出轉換成單端模式，傳輸至下一級。輔助射頻輸出端設計為差分輸出模式，方便系統(tǒng)功能擴展。電路采用3．3 V單電源供電，實際PCB如圖3所示。

    利用示波器測試VCO壓控端，在100 kHz環(huán)路帶寬情況下，10倍電壓放大顯示電壓抖動如圖4所示，測定鎖定時間約為12μs。

    通過R&S公司FSP頻譜分析儀，分別對單頻和步進頻率進行實際測試。單頻點測試通過FPGA編程配置射頻輸出功率為+1 dBm，測試輸出功率與相位噪聲，測試結果如表1所列。

    測頻單點頻率輸出為1．5 GHz，頻譜分析儀的SPAN寬度為50 MHz，輸出功率為0．22 dBm，相位噪聲為-93．83 dBc@10kHz，測試結果如圖5所示。

    由FPGA配置，設定每個步進頻點的保持時間為100 μs，通過頻譜分析儀，測試寬帶步進頻率的功率值，結果如圖6所示。

    根據(jù)測試結果，本方案設計各項指標基本滿足設計要求。由于傳輸線的衰減和反射作用，導致步進頻率掃描輸出功率不夠平穩(wěn)。本文設計的寬帶步進頻率源的后級可通過擴展數(shù)控衰減器、放大器、選頻濾波器等網絡，將有利于調整輸出功率的平穩(wěn)度和帶外雜散抑制。

結語
    本方法設計的LS波段寬帶步進頻率信號源結合了DDS和鎖相環(huán)芯片二者的優(yōu)點，在FPGA的綜合配置、控制下完成了滿足要求的頻率源設計要求。如果將VCO的基準電壓更新頻率按其16重疊頻段設置，即整個頻率輸出僅更新16次基準電壓，那么在單個VCO線性區(qū)間，輸出頻率的穩(wěn)定時間將為納秒級，該方法將在后期的設計中重點研究。采用本方法設計的寬帶步進頻率源具有集成度高、頻率穩(wěn)定性能好、電路簡單、低功耗等特點。同時，該頻率源作為通用電子設備頻率源，可通過FPGA配置輸出135 MHz～4．4 GHz的帶寬輸出，具有廣泛的工程實用價值。