摘要：為了實(shí)現(xiàn)靶場(chǎng)時(shí)統(tǒng)終端輸出IRIG-B標(biāo)準(zhǔn)DC code信號(hào)，采用VHDL語言在FPGA邏輯電路中設(shè)計(jì)了DC code編碼器硬件電路，通過QuartusⅡ軟件建立工程文件對(duì)VHDL語言DC code編碼器電路進(jìn)行編譯和仿真，獲得了符合IRIG-B標(biāo)準(zhǔn)的DC code信號(hào)。經(jīng)過實(shí)踐驗(yàn)證，該電路具有實(shí)現(xiàn)方法簡(jiǎn)單、電路穩(wěn)定性好、精度高的特點(diǎn)，實(shí)測(cè)同步精度小于1μs。
關(guān)鍵詞：IRIG-B；DC code；FPGA；VHDL

O 引言
    在測(cè)控設(shè)備的時(shí)間統(tǒng)一系統(tǒng)向靶場(chǎng)試驗(yàn)系統(tǒng)提供標(biāo)準(zhǔn)時(shí)間和頻率信號(hào)，以實(shí)現(xiàn)整個(gè)試驗(yàn)系統(tǒng)的時(shí)間和頻率的統(tǒng)一，是由各種電子設(shè)備組成的一套完整系統(tǒng)。時(shí)統(tǒng)設(shè)備閣向用戶設(shè)備發(fā)送的時(shí)間信號(hào)中，含有時(shí)間信息編碼的串行時(shí)間碼，該碼應(yīng)與標(biāo)準(zhǔn)時(shí)間精確同步的時(shí)間信號(hào)，適用于信道傳輸。IRIG(Inter Range Instrumentation Group)是美國(guó)RCC(Range Commanders Council)所屬的負(fù)責(zé)制定靶場(chǎng)標(biāo)準(zhǔn)等工作的機(jī)構(gòu)，由其所屬TCG負(fù)責(zé)，制定了靶場(chǎng)時(shí)統(tǒng)和通信系統(tǒng)的標(biāo)準(zhǔn)。IRIG時(shí)間標(biāo)準(zhǔn)包括并行時(shí)間碼格式和串行時(shí)間碼格式，IRIG-B碼是串行時(shí)間碼格式，是我國(guó)標(biāo)準(zhǔn)化時(shí)統(tǒng)設(shè)備與用戶設(shè)備接口的時(shí)間信號(hào)標(biāo)準(zhǔn)的基礎(chǔ)。

1 IRIG-B標(biāo)準(zhǔn)DC碼
    IRIG-B碼的幀頻是1幀／s，每一幀包括100個(gè)碼元(脈沖)，每個(gè)碼元的準(zhǔn)時(shí)參考點(diǎn)是該脈沖的前沿。IRIG-B碼采用脈寬調(diào)制的方法表示，碼元的脈沖寬度有3種，每種脈寬代表各自不同的信息，分別為脈寬2 ms代表二進(jìn)制“0”、脈寬5 ms代表二進(jìn)制“1”、脈寬8 ms代表該碼元為標(biāo)識(shí)位。一幀IRIG-B由100個(gè)碼元組成，從參考碼元PR開始到位置識(shí)別標(biāo)志P0結(jié)束。參考標(biāo)志是由位置識(shí)別標(biāo)志P0和相鄰的參考碼元PR組成的，PR的前沿即為該幀B碼的準(zhǔn)秒時(shí)刻。在一幀B碼中，每10個(gè)碼元中有一個(gè)位置標(biāo)示符，被記作P1，P2，P3，…，P9，P0。如圖1所示。

    每幀中表示時(shí)間信息的碼元共有30個(gè)，時(shí)間信息采用二-十進(jìn)制編碼，它所表達(dá)的時(shí)間包括：從00～59共7個(gè)碼元的‘秒’信息、從00～59共7個(gè)碼元的‘分’信息、從00～23共6個(gè)碼元的‘時(shí)’信息、從001～365或366共10位碼元的‘天’信息。幀中還有特標(biāo)控制等信息。所有未攜帶信息的碼元其寬度均為2 ms。

2 VHDL語言實(shí)現(xiàn)
    VHDL語言實(shí)現(xiàn)程序如下：

 
    建立一個(gè)編碼器和計(jì)數(shù)器，在每個(gè)clkin時(shí)鐘到來時(shí)進(jìn)行計(jì)數(shù)，判斷time_in的每位碼值和clrin計(jì)數(shù)值確定輸出脈寬，用上述同步分頻模塊(fenpin_e_clr)VHDL描述的方法實(shí)現(xiàn)輸出直流碼的時(shí)間起點(diǎn)與clr信號(hào)同步。

3 FPGA原理電路
    IRIG-B碼編碼模塊通過端口從外部同步接收時(shí)間碼信息和準(zhǔn)秒時(shí)刻，時(shí)間信息刷新頻率為1次／s。通過一個(gè)2位地址端口，一個(gè)10位數(shù)據(jù)端口，通過地址片選依次將‘秒’、‘分’、‘時(shí)’、‘天’信息送入不同的寄存器并經(jīng)寄存器送IRIG-B DC碼編碼器的數(shù)據(jù)輸入端，由B碼
編碼器根據(jù)時(shí)鐘生成DC碼發(fā)送。其在FPGA內(nèi)部實(shí)現(xiàn)電路原理如圖2所示。

4 仿真
    用QuartusⅡ建立工程文件，編輯上述代碼并進(jìn)行仿真，仿真結(jié)果如圖3所示，輸出DC碼的前沿與CLR信號(hào)同步，參考標(biāo)志在連續(xù)兩個(gè)位置標(biāo)示符后開始發(fā)送時(shí)間數(shù)據(jù)，符合IRIG-B碼中直流碼標(biāo)準(zhǔn)要求。

    IRIG-B碼是標(biāo)準(zhǔn)時(shí)間碼信號(hào)。由數(shù)字處理器通過I／O向數(shù)字邏輯電路實(shí)時(shí)刷新當(dāng)前時(shí)間數(shù)據(jù)(IRIG-B精確到秒)，FPGA經(jīng)內(nèi)部邏輯電路產(chǎn)生標(biāo)準(zhǔn)IRIG-B(DC)碼，其時(shí)間的起點(diǎn)與GPS時(shí)間脈沖對(duì)齊，并通過隔離差分驅(qū)動(dòng)向遠(yuǎn)程提供時(shí)間信息。

5 結(jié)論
    仿真和實(shí)踐結(jié)果均表明，該編碼器可以產(chǎn)生穩(wěn)定、可靠、連續(xù)的IRIG-B DC碼，與秒基準(zhǔn)信號(hào)精確同步，同步誤差小于1μs，已成功運(yùn)用到測(cè)控設(shè)備上。