引言

現(xiàn)場可編程門陣列(Field Programmable Gate Array，FPGA)是基于SRAM的一種硬件電路可重配置電子邏輯器件，可通過將硬件描述語言編譯生成的硬件配置比特流編程到FPGA中，而使其硬件邏輯發(fā)生改變。FPGA在電子設(shè)計中的靈活性和通用性使其在航天、通信、醫(yī)療和工控等重要領(lǐng)域得到了廣泛的應(yīng)用。然而，F(xiàn)PGA中的硬件邏輯電路容易受到SEU(Single Event Upset)和SETs(Single Event Transients)故障的影響，從而導(dǎo)致系統(tǒng)失效。FPGA電路失效降低了基于FPGA的嵌入式系統(tǒng)的穩(wěn)定性和壽命，同時會嚴(yán)重限制它在生產(chǎn)和生活各個方面的應(yīng)用范圍。系統(tǒng)備份、系統(tǒng)故障恢復(fù)和系統(tǒng)多模冗余設(shè)計是防止系統(tǒng)失效的有效方法。FPGA動態(tài)局部可重構(gòu)技術(shù)是一種可應(yīng)用于系統(tǒng)故障恢復(fù)的新興技術(shù)，它可以在FPGA系統(tǒng)運(yùn)行的過程中，動態(tài)地改變FPGA內(nèi)部的部分邏輯電路塊的邏輯功能，同時又不會影響其他邏輯的正常運(yùn)轉(zhuǎn);二模冗余技術(shù)是一種典型的系統(tǒng)冗余容錯設(shè)計方法，它為系統(tǒng)的重要模塊設(shè)置備份模塊，保證系統(tǒng)出現(xiàn)故障時依然可以穩(wěn)定可靠地運(yùn)轉(zhuǎn)?；谏鲜鏊枷耄疚脑O(shè)計了一種基于FPGA動態(tài)可重構(gòu)技術(shù)的二模冗余MIPS處理器。

1總體方案

Xilinx公司的XC5VLX110T開發(fā)板是一個內(nèi)含ML509芯片、具備內(nèi)部邏輯塊可動態(tài)配置能力的FPGA開發(fā)板。Verilog是一種結(jié)構(gòu)化可綜合的硬件描述語言，通過它可以很快地實現(xiàn)數(shù)字邏輯電路的結(jié)構(gòu)級系統(tǒng)建模。本文以Xilinx公司的XC5VLX110T開發(fā)板作為系統(tǒng)開發(fā)平臺，以Verilog語言開發(fā)了一種基于二模冗余結(jié)構(gòu)的MIPS處理器系統(tǒng)。系統(tǒng)整體結(jié)構(gòu)如圖1所示。

系統(tǒng)的主要組成部分如表1所列。

IMEM是一個采用Xilinx公司IP生成器生成的FPGA內(nèi)建存儲器，由于MIPS處理器運(yùn)行過程中不會改變指令存儲器的內(nèi)容，所以它被設(shè)計為無時鐘門控的單端口只讀存儲器，存放MIPS處理器系統(tǒng)要執(zhí)行的指令。IMEM的數(shù)據(jù)位寬為32位，存儲深度為1 024.DMEM同樣也是使用IP生成器生成的存儲器，它存放MIPS處理器執(zhí)行過程中所需的數(shù)據(jù)，是具有時鐘邊沿控制和使能控制的可讀寫單端口存儲器。DMEM的數(shù)據(jù)位寬為32位，存儲深度為1 024.MIPS模塊是一個包含完整數(shù)據(jù)通路、ALU和控制邏輯的使用Verilog語言描述的單周期MIPS處理器，它的指令集大小為32，所有的指令均為整型操作指令。此處理器模塊含有指令存儲器和數(shù)據(jù)存儲器外部接口，它是系統(tǒng)核心模塊，所以被設(shè)計為FPGA中的可重構(gòu)區(qū)域。ERR_VERIF模塊是故障檢測模塊，它能對兩MIPS系統(tǒng)的執(zhí)行結(jié)果進(jìn)行對比，并生成相應(yīng)的故障控制信號;BIST模塊也稱為內(nèi)建自測試模塊，只有系統(tǒng)發(fā)生故障時，此模塊才啟動運(yùn)行。它用來測試各子系統(tǒng)的正確性，并輸出測試結(jié)果。

在圖1中，以虛線框起來的部分為FPGA中的可重構(gòu)區(qū)域。圖中有兩個可重構(gòu)區(qū)域，上一個區(qū)域為主子系統(tǒng)區(qū)，下面一個區(qū)域為主子系統(tǒng)區(qū)的備份區(qū)。

2工作原理

系統(tǒng)上電復(fù)位后，在兩MIPS內(nèi)部邏輯均正常的情況下，系統(tǒng)執(zhí)行過程為：指令存儲器根據(jù)系統(tǒng)復(fù)位后的指令執(zhí)行地址將指令從IMEM中取出，送入兩個MIPS系統(tǒng)中;兩個MIPS處理器分別在指令的指示下完成相應(yīng)的工作，然后將執(zhí)行結(jié)果輸出到ERR_VERIF模塊、DMEM和IMEM模塊;ERR_VERIF模塊分析系統(tǒng)是否正常運(yùn)轉(zhuǎn)，然后將分析結(jié)果信息輸出到FPGA上的LED燈A上。

當(dāng)其中一個MIPS處理器的內(nèi)部邏輯發(fā)生故障時，可假定為圖1中上方的主MIPS區(qū)域故障。系統(tǒng)執(zhí)行過程為：ERR_VERIF故障檢測模塊檢測到系統(tǒng)的子區(qū)域出現(xiàn)故障，然后發(fā)出故障位置檢測控制信號;此時，BIST模塊接收到檢測控制信息后，啟動內(nèi)建自測試系統(tǒng)，將故障測試向量輸入MIPS系統(tǒng)。在開啟了BIST模塊后，系統(tǒng)的指令輸入將不再來自IMEM模塊，而是由BIST模塊提供。同時，指令的執(zhí)行結(jié)果也不會寫回到DMEM模塊中，而是反饋到BIST模塊中。MIPS根據(jù)測試向量進(jìn)行運(yùn)算，然后將運(yùn)算結(jié)果反饋給BIST單元。BIST單元的測試要進(jìn)行多次，以確保對故障的準(zhǔn)確判斷。BIST得到執(zhí)行結(jié)果后，對測試結(jié)果進(jìn)行分析并判定當(dāng)前MIPS系統(tǒng)是否正常運(yùn)行，最后分別將分析結(jié)果輸出到FPGA上的LED燈B、C上。

ERR_VERIF模塊的故障分析方法為比較法。它將執(zhí)行同樣指令且同步運(yùn)行的兩個子系統(tǒng)的執(zhí)行結(jié)果進(jìn)行比較，當(dāng)發(fā)現(xiàn)結(jié)果不一致時，就表示其中一個子系統(tǒng)出現(xiàn)了故障，這時需要使用BIST模塊去主動定位故障位置。而BIST進(jìn)行故障分析的方法與ERR_VERIF模塊使用的方法本質(zhì)上是相同的，但是實現(xiàn)方式不同。BIST模塊將被測試模塊產(chǎn)生的輸出與BIST內(nèi)部存儲好的預(yù)期的輸出進(jìn)行比較，來測試被測模塊是否出現(xiàn)故障。

檢測出的故障情況有3種：主子系統(tǒng)故障、備份子系統(tǒng)工作正常;主子系統(tǒng)正常、備份子系統(tǒng)故障;主系統(tǒng)子系統(tǒng)和備份子系統(tǒng)均出錯。BIST模塊檢測出故障情況后，會將故障情況顯示于故障燈(也就是A、B、C)上。當(dāng)3個故障燈中有燈亮?xí)r，則表示系統(tǒng)出現(xiàn)故障。燈A、B亮，表示主子系統(tǒng)出現(xiàn)故障;燈A、C亮，表示備份子系統(tǒng)出現(xiàn)故障;燈A、B、C亮，表示兩子系統(tǒng)均出現(xiàn)了故障。在出現(xiàn)故障后，系統(tǒng)會根據(jù)具體情況，對系統(tǒng)輸出進(jìn)行調(diào)整。當(dāng)主子系統(tǒng)出現(xiàn)故障而備份子系統(tǒng)未出現(xiàn)故障時，系統(tǒng)輸出則來自備份子系統(tǒng);當(dāng)備份子系統(tǒng)出現(xiàn)故障而主子系統(tǒng)未出現(xiàn)故障，系統(tǒng)輸出則來自主子系統(tǒng)。當(dāng)兩子系統(tǒng)都出現(xiàn)了問題時，則需要停機(jī)維護(hù)。當(dāng)其中一個子系統(tǒng)出現(xiàn)故障時，需要將無故障的子系統(tǒng)比特流重新下載入FPGA系統(tǒng)中。在下載時，系統(tǒng)的工作無需停止。

3內(nèi)建自測試技術(shù)與BIST結(jié)構(gòu)分析

內(nèi)建自測試技術(shù)(Build?in Self Test，BIST)是指在設(shè)計電路時，為了及時監(jiān)測系統(tǒng)的狀態(tài)，而設(shè)計一部分自測試電路來測試電路運(yùn)行是否正常。BIST系統(tǒng)主要組成部分有測試向量生成、測試輸入隔離、輸出結(jié)果反饋分析和測試控制等，如圖2(a)所示。

測試向量生成部分用于產(chǎn)生要輸入到被測模塊的測試向量，測試向量的生成含有兩部分：測試輸入的生成和測試結(jié)果的生成。測試輸入用于作為被測電路的數(shù)據(jù)輸入，而測試結(jié)果則用于對反饋結(jié)果的分析。測試輸入隔離部分用于將BIST模塊的測試向量輸入和正常輸入相分離。輸出結(jié)果反饋分析部分用于分析被測電路中輸出結(jié)果的正確性，并向外輸出電路故障信息。

只用一組測試向量對電路故障進(jìn)行測試將不具有可信度，所以在BIST技術(shù)中，通常需要使用多組測試向量對被測電路進(jìn)行測試，因此在測試時需要一定的時序控制機(jī)制，測試控制部分用于完成測試的時序邏輯的控制。

圖2(b)為系統(tǒng)中的BIST模塊的詳細(xì)結(jié)構(gòu)圖。其中“自測試向量Memory”和“自測試結(jié)果Memory”的功能相當(dāng)于圖2(a)中測試向量生成器的功能，“自測試向量Memory”用于存放測試輸入向量，“自測試結(jié)果Memory”用于存放測試對比結(jié)果。而“時序控制FSM”用于對測試時序的控制，包括測試向量地址生成、測試結(jié)果地址生成和測試輸入隔離控制等。“結(jié)果比對器”用于將MIPS實時輸出結(jié)果與“自測試結(jié)果Memory”單元的輸出結(jié)果進(jìn)行比較。“結(jié)果分析輸出”單元是一個狀態(tài)機(jī)，將根據(jù)“結(jié)果比對器”的輸入來進(jìn)行狀態(tài)轉(zhuǎn)換。圖3為具體的時序控制狀態(tài)機(jī)。

4系統(tǒng)測試與分析

二模冗余系統(tǒng)的內(nèi)建自測試中一共測試了6條指令。由于在實驗中無法模擬出系統(tǒng)出現(xiàn)隨機(jī)錯誤的情況，故測試時在電路中設(shè)置了一個人為出錯的控制電路來產(chǎn)生系統(tǒng)故障。實驗結(jié)果證明當(dāng)二模系統(tǒng)出現(xiàn)故障時，BIST會自動啟動去檢測系統(tǒng)故障位置。當(dāng)系統(tǒng)出現(xiàn)故障時，通過對出錯部分的重新配置，可以使得系統(tǒng)恢復(fù)正常。

結(jié)語

本文根據(jù)FPGA動態(tài)部分重構(gòu)技術(shù)、二模冗余技術(shù)，設(shè)計了一個基于二模冗余的MIPS處理器系統(tǒng)，系統(tǒng)可以對系統(tǒng)錯誤進(jìn)行自行檢測和錯誤自行定位，經(jīng)測試系統(tǒng)可以正常運(yùn)行。本系統(tǒng)下一步的工作是進(jìn)一步完善故障自檢測系統(tǒng)和設(shè)計故障的自修復(fù)系統(tǒng)。